TW463319B - An SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same - Google Patents

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4 633 19 A7 ^_—一 五、發明說明（i ) 本發明之界定 f先閱讀背面之;-1意亊項再填寫本頁) 本發明一般係論及一種絕緣體上矽丰導體（son技術 ，以及係特別論及一種可用以消除S0I場效電晶體内之淳 體效應的SOI半導趙積體電路，和其之製造方法。 相關技藝之說明 在上述之半導體製造工業中，廣為人們所特別留意的 是，能降低寄生電容和電阻’以增加上述半導體積體電路 之運作速率= 彼等SOI MOSFET，業已展示出在低功率、高速之極 大尺度積體（VLSI)應用方面，由於彼等類似較低接面電容 和較佳裝置隔離等之固有優值，係優於彼等體 〇 此外，彼等SOI裝置’係具有許多優點，諸如即使在 更南之包裝密度下，對軟趙錯誤之較佳抗擾性、動態功率 之降低、閂定電阻之改進等等。 縱然彼等S01裝置，具有上述SI目之特徵，彼等S01 積體電路’由於材料處理和裝置設計等之技術問題，在商 場上則並未如此之成功。 第1圖係描繪·依據上述先存技藝之-*SOI MOSFET的 一個典型結構。上述之SOI MOSFET，係包括一閘極電極 2 〇、一閘極介電質2 1、一在絕緣層15上面之源極2 3和；:及極 24。上述絕緣層丨5之一背側表面，係與一支撐基質丨〇相接 觸。 由於上述SOI MOSFET之體區域30，係藉上述之絕緣 4 太纸張又度述用由S 1家標進（CNUA·!規格（210 >= 297公釐） is! ^.¾°¾ 时戔忌3·二.：s: fv>;'::v - A 7 B7 五、發明說明（2 ) 層1 5加以隔離‘其將會呈電氣塥離，以及因而其電堅‘將 會隨其柘加至彼等源柽區域2 3、及極區域24、或問極電择 20上面之電壓而變化， 上述SO! MOSFETpg之體區域3〇的電堅擾動.所謂之 浮«效懕（FBE)，將會造成彼荨S0I裝置之正常運作有關 之不良政應。最常見之此等不良效應.有紐結效應和雙極 效應等。 在上述裝置之通道區域部份空泛，和所施加之一高汲 極電壓下，上述裝置β所建立之電場.在接近上述汲極區 i成2 4之附近’將會造成一衝擊離子化作用。 口此在上述SOI M0SFET，為一SOI N-M0SFET之 事件中.彼等所產生之電洞.係沒射進上述之體内，因而 将會產生一正電荷體。此f積在上述體3〇内之正電荷的第 一結果，為增加了上述體之電位，而造成上述5〇1 M〇SFE 丁 之臨界電堅（VT)的降低= 由於上述臨界電壓之降低' 將會昇高其及極電流.其 臨恭％堅之變動’將會在上述SOI MOSFET之輪出特性中 -呈現出一些紐結 上迆電堅增加之另一結果.為最終會啟通其惻向雙極 另5镇並上述之Μ 〇 S F Ί '係包括一惻向雙怪電晶體，亦 卽.敁等η-ρ-η結構;：3、30、和24故也 上述M0SFET之體30 .變為正偏壓 '上述之源殛 .禮’2 .、- -、〇 !接面 ' 相當於丄龙向n.-p„n結搆之射疮基怪 接受将會f _向填璺.α及波等電.f 將#自上述源 —------J J 1 1 ! I . I I I* — — I I 一 6, ·11111 — 1 *5^* (請先閱讀背面之注意事項再填寫本頁) 46 33 1 9 A7 B7 五、發明說明（ 極23 ’注射進上述之體區域3〇内。 上述到達汲極空泛區域之注射電子，將會加進其汲極 電流。結杲，其汲極電流，將會支配性地受控於上述之寄 生雙極電晶體，而非其閘極電極控制下之通道電流。 此一效應係稱做其寄生雙極《，效應。上述SOI MOSFET 之寄生雙極作用，將會感應出一"動態洩漏電流„ (DLC), 特別是在一交換電路内。 在類似第2A圖内所描繪之一 muX (多工器）電路中， 若彼等施加在節點A和B處之電壓，為高邏輯位準，則其 輸出節點C，將會為高邏輯位準。此時，上述節點A之閘 極電壓，將會交換至一低電壓。則上述之輸出節點C ’應 被保持至一高電麼。 然而’在彼等節點A和C，係分別保持為一低電壓和 —尚電壓之狀態中’若上述在節點b處之電壓，基於某種 理由，被交換至一低電壓，上述在節點C處之輸出電壓， 將會由於上述之寄生雙極效應，因上述之動態洩漏機構， 而醋間下降。 第2B圖係例示上述依據先存技藝所製之多工器電路 内’在其節點C處之輸出電壓的瞵間下降。在此，其χ•轴 線係表示時間（t)，以及其-V-轴線係表示上述節點C之電壓 3 為補救彼等因上述在SOI MOSFE丁中所觀察到之浮體 效應的不良效應’已有一些技術解決方案被建議。 舉例而言，F. ASSaderaghi et ah在！994年所發行第15 <請先閱讀背面之泫意事項再填寫本頁) ^ ' ---I---^ - --------^

噔潛部智">財i ari工占·費入·Γ· Λ7 ___B：_ 五、發明說明（4 )

册、編波 1-之 IEEE Electron Device Lett.之第 $10 至；1、頁 的技術 文 ’ A dynamic threshold voltage MOSFET fDTMOS) for very low voltage operation内，建議過一種 κ 用以降低上述浮體效應之技術' F‘ Assaderaghi et a丨.曾試圖藉著將上述浮體結缚至上 述SOI MOSFET之閘極.來消除上述浮體效應。.然而.由 於在上述之閘極電壓為高邏輯位準，而保持彼等源極和汲 極為低邏輯位準之情況中.在彼等源極和汲極間.係無法 避免上述之動態洩漏電流，陂等指出其之處理方式，僅能 應用至上述之低電壓運作。 就解決彼等SOI裝置问之浮體問題的另一處理方式而 言，J.W. Sleight et al.在1999年七月日所發行第46冊、編 破之 IEEE Transactions on Electron Devices.之第 14^1 至 14)6p、的技術减文· DC and transientcharacterization of a compact Schottk) body contact technology for SOI transistors.内，建議過一斩奇的肖特基二極體體接觸技術 後者之技術論文，提供有一種體接觸彼等部份空泛型 S〇1電晶體有關之自我對齋肖特基二極體的方法.在彼等 之論文内，歧等肖特基二極體：係被故置在源極/汲極端 丁蓦’而’ ；s午上泣之:.芋體‘能結缚至上述之源極.沒極 區域~

呈）A k B圖译农據上吒存技藝具現體接觸使分躬 'a :.S i. .¾極：i極先：閑殛有關之急傳置簡圖参老第3 A -------------裝------·,---訂---------線 (請先Μ讀背面之注意事項再填寫本頁) ：· ί：ΐ..ϊ «ie ：.,：：. - ：:：：' 4633 1 9

AT 五、發明說明（5 ) 圖，-η源極23係經由區域3卜結缚至上述之體如。 參考第3Β圖’其係例示上述依據第—先存技藝之間 極-體接觸。上述之體3〇，係經由電氣接點33，以電氣方 式連接至閘極電極2〇。 然而，值得注意的是，上述先存技藝内所揭示至源極 或關極之體接觸策略，在彼等應用至商用仙積體電路 方面，係具有其基本上之限制。 換言之，由於整個電路唯有彼等易受害於上述動態洩 漏電流之虛弱部分，係依據上述之先存技藝，藉著接觸上 述之浮體，U手動來加以糾正，其後難解決上述s〇i積體 電路内之固有浮體問題。 舉例而言，彼等構成上述製作在5〇丨基質上面之64•位 元微控制器的一百五十萬個電晶體，為補救上述之浮體效 應，通常會做體-接觸的，唯有五萬至十萬個電晶體。 本發明之概要 有鑒於此等問題，此技藝有需要設計出一種方法和結 構，以便基本上可消除上述S〇I半導體積體電路内之浮體 效應’而不致蒙受此等限制。 因此本發明之一目地，旨在提供一種技術，以消除 彼等SOI積體電路内之浮體效應。本發明之另一目地，旨 在提供一種技術，以解決彼等SOI積體電路内之紐結效應 本發明之又一目地，旨在提供一種技術，以消除上述 之寄生雙極效應，以及其結果將可消除上述S0I積體電路 表紙琅尺里適用*國舀家標準（CNSM4規格（210 X 297公爱） (锖先閱讀背面之注意事項再填寫本頁) 裝-----l·---訂---------^ 經濟部智慧时產局員工消費合怍11.2¾ 吨-^智慧^4---_'二--^費.-:':::^ A7 _B7_ 五、發明說明（6 ) rs之動態::¾漏電流2 本發明之再一目地，旨在提供一種技術'以消除浮體 效應·其係可應用至彼等商用so丨產品= 本發明之吏一目地’旨在提供一種完全解決方法‘以 消除浮體效應，且能保持其傳統式佈置相容性： 依據本發明之廣意特徵，所提供係一種so丨半導體積 體電路，和此SOI主導體積體電路之製造方法、該S01半 導體係具有一體延伸部.其可使一 SOI MOSFET之一體區 域連接至一結缚至其電源線或接地線之體線。 一依本發明所製之SOI積體電路係包括：至少一由絕 緣體所環繞之隔離式SOI MOSFET、一佈置在上述SCM M〇SFET之一側的體線、和一體延伸部，後者可使上述SOI MOSFET之一體區域之一惻壁‘以電氣方式連接至上述之 體線 '所以，彼等多數之SO丨MOSFET .可佈置在上述體 線之一側 ' 此外，彼等多數之SOI MOSFET，可佈置在上 述體線之兩惻5 上述SOI MOSFET，係形成在一 SOI基質之一預定區 域處·後者係包括：一支揮基質、一堆疊在上述支樓基茛 上面之埋入式絕緣層、和一堆疊在上述埋八式絕緣層上面 之羋導體層：詳言之·上述SOI MOSFET係包括：一由形 成在上述车導體層之選定區域之一隔離層所環繞之電晶體 主動區 七一潢跨過上述電晶體主動區之一嘎緣閘柽樣式 _L迄之體線 亦洚由丄退之塥離層岬環繞 結果·上述 t品體j動區之龙壁知.h. i之體線係由i述與理_ .式 ..... ΙΙΙΜ IΙΙΙ·Ι·HI —Mil Wlfc·1ΙΤΓfVW J »1 .IJI IJ i |Ι|Ι·Μ·Ι^Μ1^Μϋ^^^—' IWIH _ _ MIM_ ·ί·.·ιΙ·ΙΜ·ϋ_Ι—»W _明 W — I—W Ιιι_·ι.» ^ a:卞孓Ktum。y咬：u, - ：：')* -ΐί ·'> I ϋ ί n -I i i I In I I - I I n- ---n I ·ί 一OJ n n n I I— n n I ^^^1 (請先閱讀背面之注意事項再填寫本頁) 46331 9 A7

五、發明說明（7 ) 絕緣層相接觸之隔離層所環繞。 上述之體延伸部’係自上述電晶體主動之—側璧區域 ，延伸至上述之體線，藉以使上述之電晶體主動區域以 電氣方式連接至上述之體線《上述之體延伸部，係較等於 上述電晶體主動區。而且，上述體延伸部之一項表面、係 復蓋有一體絕緣層。 其一閘極絕緣層’係安插在彼等絕緣閘極樣式與電晶 體主動區中間’以及上述絕緣閘極樣式之_端部，係復叠 有上述之體絕緣層。上述之體絕緣層，係較厚於上述問極 絕緣層。因此，其無論上述施加至絕緣閘極樣式之電壓如 何，可防止在上述之體延伸部上面，形成—回轉通道。 結果，其變為有可能具現一在堅個SOI積體電路内無 浮體之改良式SOI MOSFET。 一種製造上述SOI積體電路之方法，係包括：在_ SOI 基質處形成至少一 SOI MOSFET，並形成一體線，使佈置 在上述SOI MOSFET之一側，以及形成一體延伸部，其可 使上述SOI MOSFET之一體區域，以電氣方式連接至上述 之體線。在此’上述之SOI基質係包括：一支撐基質、一 形成在上述支撐基質上面之埋入式絕緣層、和一形成在上 述埋入式絕緣層上面之半導體層。因此，彼等多數之S01 MOSFET ’可形成在上述體線之—側，或在上述位元線之 兩惻3 上述形成彼等SOI MOSFET、體線 '和體延伸部之方 法’係包括：钱刻上述半導體層之一預定區域，以形成一 表Λ張夂度適用*固國家標準（CNS)a4規格（21〇 x 297公* ) (請先閱讀背面之注意事項再填寫本頁) 裝 ---Ί— — — 訂--— II----4" 經-部智慧时產局員工"-費合作社£製 :叫^即智慧^圭a·員二e費合^" A7 _B：_ 五、發明說明（8 ) 溝道區域，而在上述電晶體主動區域之一側‘恭定出至少 一隔離式電晶趙主動區域 '和· 一體線主動區-上速屢道區 域之深度，係小於上述半導體層之厚度因此，一較薄於 上述丰導體層之丰導體剩餘層 '係存在於上述溝道區域之 底部·上述半導體剩餘層之一預定區域'則會做選擇性蝕 刻，直至上述之埋入式絕緣層曝露出為止，藉以留下一可 使上述電晶體主動區連接至上述體線之體延伸部=因此' 其將會形成一曝露上述埋八式絕緣層之隔離區域'•結果‘ 上述之隔離區域，係較深於上述曝露體延伸部之溝道區域 繼而 '一體絕緣層和一隔離層·係分別形成在上述曝 露體延伸部之溝道區域内，以及在上述曝露埋入式絕緣層 之隔離區域円。其一絕緣閘極樣式，係形成橫跨過上述之 電晶體主動區。上述閘極樣式在形成上，係使上述閘極樣 式之一端部，被上述之體絕緣層覆疊。在此，一閘極絕緣 層‘係形成於彼等閘極樣式和電晶體主動區中間。上述之 體絕緣層.係較厚於上述之問極絕緣層：因此'即使上述 運作電1範圍内之一預定電壓係铯加至上述閘極樣式‘ 其3可汸止在上述體絕緣層下方之體廷伸部處'形成一回 轉通道：波等導電類型與上述半導體層·亦即，上述SOi MOSFET之一體區域相同的雜質離子· •係被植入進上述之 體嗥i動區門以形成一具有一低電阻係數之體線· :S 5之簡要說明 恥铃明C Θ矣 碚巧' 由紀合瓜發明之較ii貴兒. .· t rr^nTiTir? ,rv；：：.u ·：； ;1 -------------裝·----1---訂---------線 (靖先閱讀背面之;i意事項再填寫本頁) 4633 19 A7 ___________B7_________ 五、發明說明（9 ) 例的所附諸圖，對上述製造程序和一結構之說明，而變為 明確’然而，其不應被視為對本發明有限制之意，而係僅 為解釋和理解之目地。其中： 第1圖為一可例示一依據上述先存技藝所製之典型 SOIMOSFET的示意橫载面圖； 第2A和2B圖係用以分別例示傳統式s〇I積體電路内之 多工器電路，和上述由於浮體效應所致而發生之動態洩漏 電流有關之輸出波形； 第3A和3B圊係上述依據先存技藝所製之體接觸 MOSFET有關之示意佈置圖； 第4A圖係依據本發明之一較诖實施例所製之s〇I積體 電路的一個俯視圖； 第4B圖係依據本發明之另一較佳實施例所製之s〇丨積 體電路的一個俯視圖： 第5圖係依據本發明之較佳實施例所製之上述s〇i積 體電路的一個示意透視圖； 第6A至11A圖係沿第4A圖之線Ι·Γ所裁成，而可例示 一種依本發明所製之SOI積體電路的製造方法有關之一些 橫戴面圖； -第6B至11B圖係沿第4A圖之線ΙΙ-ΙΓ所裁成，而可例示 一種依本發明所製之SO〗積體電路的製造方法有關之一些 橫裁面圖：而 第6C至11C圖則係沿第4A圖之線ΙΙΙ-ΙΙΓ所裁成，而可 例示一種依本發明所製之SOI積體電路的製造方法有關之 衣纸張又度这用*园1家標準（CNS>A4規格（210 X 297公釐） (請先閱讀背面之泫意事項再填寫本頁) T 裝 ----v!f 訂 --------# 經濟都智慧財產局9'工消費合作社扣制rt 12 £i-^1Jar^4:'-ri”·二 _-3, Φ A： -----—一 __ 五、發明說明（1G) 一些橫截面圖= 較诖實施例之詳細說明 本發明將麥照彼等听附諸圖.而做詳細之解釋： 第4A和:> 圖係坡等可分別顯示—部份依本發明之實苑 例所製之SOI積體電的俯視圖和透視圖二 纽將茶知、第4A和5圖，解釋一包括n_m〇SFEt之s〇i 積體電路=然而，本發明可輕易地應用至彼等包括P-MOSl· ET之SO丨積體電路：而且.本發明可輕易地就陂等 包括N-MOSFET和P-MOSFET之SO丨積體電路電路，而做 參考第4A和5圖，其至少有一隔離式電晶體主動區域 la ’係位於一 s〇I基質之一預定區域處。其一體線丨6，係 你置在上边電晶體主動區丨a之一惻：詳言之，上述電晶體 主動區1 a •可被佈置在上述體線1 b之一側。上述之體線1 b '係以電氣方式連接至一體延伸部丨e、其係自上述電晶體 主動區la之一側壁延伸出：而且·上述之體線1 b，最好係 具有一直線之形狀=在此，上述SOI基質係包括：一支撐 基質53、—堆疊在上述支撐基質53上面之埋入式絕緣層5 1 、和.-堆疊在上述之埋、式絕緣層5 1上面之丰導體層。上 这之车導體層.係具有一第一導電類型：此第一導電類型 弋鸟一p -類型或一N -類型：在上述之丰導體層為一 P -類 ΐ之事也士…—s〇i WIOSFET .係形成在上.述之主導體 罾炎 與；^ a司的是、在上述之丰導體層馬—類型之 - SO] P. F _l·: i .丨系見.巧，丨A .卞.丄導體管是 u n n I n I I n n I * I n n u i I 1—-^OJ* i n n n n I -- n I (請卉閱讀背面之:i意事項再填寫本頁) 經濟部智慧时t局員工消費合作?i.s ^ 4633 彳 9 A7 ------—__B7 _ 五、發明說明（11 ) 。上述之半導體層，可為一矽層、一鍺層、或一複合半導 體層。 彼等電晶體主動區la、體線丨b、和體延伸部le，係形 成為部份之半導體層。而且，此三個區域係具有相同之導 電類型。上述之體延伸部丨e ,係較薄於彼等電晶體主動區 1 a和體線1 b，以及上述體延伸部4之底表面，係與上述之 埋入式絕緣層5 1形成接觸。因此，上述體延伸部〗e之頂表 面，係較低於彼等電晶體主動區la和體線11?者。上述體延 伸部丨e之頂表面，係覆蓋有一體絕緣層3a。而且，彼等電 晶體主動區la、體線lb、和體延伸部丨e之周緣處的埋入式 絕緣層5丨，係覆蓋有一隔離層（未示出）。 其一包括一閘掻電極5之絕緣閘極樣式，係堆疊在上 述電晶趙主動區la之上方《上述之閘極電極5，係越過上 述電晶體主動區la之上方，以及上述閘極電極5之一端部 ’係覆疊有上述之體絕緣層3a。其一閘極絕緣層（未示出 )，係安插在彼等閘極電極5與電-晶體主動區1 a中間。上述 閘極絕緣層’係較薄於上述之體絕緣層3a ^因此，即使有 一運作電壓，係施加至上述閘極電極5，其仍可防止在上 述體絕蝝層3a下方之體延伸部le處，形成一回轉通道。 一第二導電類型之一源極區域丨s，係形成在上述之電 晶體區域1 a處，後者係位於上述閘極電極5之一側，以及 上述第二導電類型之沒極區域1 d ’係形成在上述電晶體區 域1 a處’其係位於上述閘極電極5之另一側。因此，上述 在閘極電極5下方之電晶體主動區U，係相當於一包括— 衣詆張尺*適用由g國家標準（CNS)A·!規格（210x297公s ) 14 > ?裝 i---Ί·---訂---------^ (請先閱讚背面之注意事項再填寫本頁) 經-部智"时4^_二#費合''-.”.。夂 A7 ______________B7_____ 五、發明說明（12) 通道區域之體區域1 c。彼等閘極電極5、源極及極區域1 s 和1 d、和體區域1 c ‘係構成一 s〇I MOSFET :此外·其一 絕緣隔片；未示出），可形成上述閘極電掻5之一側壁上面 坪·在上遠包括閘極電極5之問極樣式上面·'其一金屬s夕 化物層！：未示出），可被選擇地堆疊在彼等源極/没極區 域1 s和i d與體線I b上面。上述之金屬矽化物層.由於上述 絕緣隔Μ之存在所致，係與上述閘極電極5 .形成電氣塥 離而且.上述之金屬矽化物層.可進一步堆疊在上述之 問極電極5上面。 上述包括SOI MOSFET和金屬矽化物層之S01基質， 係霞蓋有一中間絕緣層（未示出）=.其一類似一電源線或 一接地線之互連線9，係佈置上述之中間絕緣層上面。上 述之互連線9，係經由一穿過一部份中間絕緣層之接點孔7 ，以電氣方式連接至上述之體線1 b。在此.在上述SOI MOSFET為一P-MOSFET之事件中，上述之互連線，係相 當於上述之電源線：與此不同的是在上述SOI MOSFET 岛一 N-MOSFET之事件中.上述之互連線1係相當於上述 之接地線」 同時，f數之SOI MOSFET -可如第4B圖中所示 '係 洚置在上述體線丨b之兩側-在此，每一SOI MOSFET ·係 具有與苐4A和5圊中叫述SOI MOSFET相同之结構々 萬6A至！！ A圖、第6B至1 1 B圖，和第6C至1 1 C圖·係 、缶A衣尽發明以t之SOI積體電路之裂造方法的橫 鍉面圖 旮屺n\ I丨；λ圊 诛沾第.4 a之绿Ι-.丨’科载成 ---I - - n - - - - - I I 11 n ϋ t ^ ol· 1 2 tt n IF I <請先,¾讀背面之;i意事項再填寫本頁) 1 *τ 2 ·% A7 4 6 331 9 ______B7______ 五、發明說明（13) 之橫裁面圖，以及第6B至圖，係沿第4圖之線IMI，所 裁成之橫裁面圖a而且，第6C至11C圖’係一些沿第4圖 之線ΙΙΜΙΓ所裁成之橫裁面圖。 參考第6A ' 6B和6C圖，其一漢道光罩層60，係形成 在一SOI基質2上面。上述之SOI基質2係包括：一支撑基 質53 ' —形成在上述支撐基質53上面之埋入式絕緣層51、 和一形成在上述埋入式絕緣層5 1上面之半導體層1。在此 ，上述之半導體層1，係具有一類似一P-類型之第—導電 類型。然而，此第一導電類型，係可為一 類型。因此 ，上述之溝道光罩層60,係形成在上述第一導電類型之半 導體層1上面。上述之溝道光罩層60係包括：一襯墊氧化 物層55，和一襯墊氮化物層57，彼等係依序堆疊而成„此 外，上述之溝道光罩層，係進一步包括一形成在上述襯墊 氣化物層57上面之硬光罩層59»上述之硬光罩層59,最好 由一CVD氧化物層來形成，其具有一相對於上述半導體 層1之高蝕刻選擇性，諸如一矽層。上述之第一光阻樣式61 ’係形成在上述之溝道光罩層60上面。其至少之一第一光 阻樣式61，可界定出至少之一隔離式電晶體主動區。其他 則可界定出一在上述電晶體主動區域之一側的體線主動區 〇 參考苐7Α、7Β和7C圖，上述之溝道光罩層6〇在蝕刻 上，係使用上述之第—光阻樣式61 , f故為彼等之独刻光軍 ，直至上述之半導體層1曝露出為止。結果，至少之一第 -溝道光罩樣式_’和-1溝道以樣式將會 本紙張K度適用中國國家襟準（O^SW規格（加χ 297公^〉 1---1 — I. 裝----— — — —訂· —--— I — I*4^ (請先Μ讀背面之ii意事項再填寫本頁) 經濟部智慧时產局員工消費合作tLEP製 16 經-郭智慧財產&。'轉-:.11費全''‘ A： _ __ B7 五、發明說明（I4 ) -其第—溝道光罩樣式6〇a係包括：—第一襯墊氧化物樣 式55a、一第一襯墊氬化物樣式57a、和一第一硬光罩樣式 59a，彼等係依字堆疊而成同理' 上述第二溝道光罩樣 式60b係包括：—第二襯墊氧化物樣式55b '一第二襯墊氮 化物樣式57b、和一第二硬光罩樣式59b，波等係依字堆疊 而成：上述之第一光阻樣式6丨，接著會被移除； 繼而' 上述曝露之半導體層1 ,在蝕刻上係使用上述 之第一和第二溝道光罩樣式6〇a和6〇b ,做為彼等之蝕刻光 罩，藉以形成—溝道區域丁丨。此時，上述曝露之半導體 層1，將會被蝕刻出一預定之厚度，其係較薄於上述之半 導體層1者=結果，一丰導體剩餘層，將會存在於上述溝 道區域T1之底部。而且，其至少之一電晶體主動區域13 ，和一體線主動區丨b，係由上述之溝道區域T1來界定 因此，上迷在電晶體主動區域丨a和體線主動區丨匕之外惻的 埋入式絕緣層5 1，將會仍為上述之半導體剩餘層所覆蓋。 芩考第8A、8B、和8C圖.其一第二光阻樣式63，係 形成在上述半導體剩餘層之一預定區域上面=上述之第二 光阻f袠式、係如第8八和8C圖中所示·復蓋住彼等電晶 體主動區1 a和體線主動區域〗h中間之一部份半導體剩餘層 上述半導體剩餘層在蝕钊上.係使闬敁等第二光阻樣式 與第一和第二溝道先罩樣式6〇a和60b '做為彼等之蝕刻 乇i 直至上这之埋'式絕緣層5 1曝露出為止.結果 — 4露出上迄埋.，式电緣署5丨之滿離區域π，將會形成 時_ 包括.茄：H_.n甚體制餑層之體廷渖却丨^ ：^； -------------裝·----^----訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局,工消費合作社印製 4 6 331 9 A7 ______B7__ 五、發明說明（丨5 ) 會如第8A和8C圖中所示，在上述第二光阻樣式幻之下方 形成。所以，上述之體線主動區1 b，係經由上述之體延伸 部丨e’以電氣方式連接至上述之電晶體主動區la。 參考第9A、9B和9C圖’上述第二光阻樣式63，接著 會被移除。一類似CVD氧化物層之絕緣層，係形成在上 述包括彼等溝道區域T1和隔離區域丁2之基質的堅個表面 上面。此時，彼等溝道區域T1和隔離區域T2，最好係以 上述之絕緣層完全填滿。 上述之絕緣層，接著會被做平面處理，直至彼等第一 和第二溝道光罩樣式6〇a和60b曝露出為止，藉以形成一在 上述體延伸部1 e上面之體絕緣層3a，以及在上述埋入式絕 緣層51上面之一隔離層3b。此時，彼等第一和第二襯墊氛 化物樣式57a和57b，係作用為彼等之蝕刻止動器。因此， 在上述之溝道光罩層60，係包括上述之CVD氧化物層59 之事件中，彼等第一和第二硬光罩樣式59a和59b，將會在 彼等類似回蝕刻程序或CMP (化機拋光平面）程序之平 面處理程序期間被移除。結果，彼等第一和第二轉換溝道 光罩樣式60a’和60b'，將會在彼等體絕緣層3a和隔離層3b 形成後，被遺留下來。 參考第10A '丨0B、和10C圖，彼等第一和第二轉換溝 道光罩樣式60a'和60b1，接著會使用一傳統式技術，來加 以移除，藉以曝露出彼等電晶體主動區la和體線主動區1 b ;一閘極絕緣層65，係形成在上述曝露之電晶體主動區ia 上面’和上述曝露之體線主動區lb上面。上述之閘極材料 本紙張又度適用中國國家標車（CNS)A4規格（210 * 297公* ) 18 (請先閱讀背面之注意事項再填寫本頁) 裝 i ll^i--- - 訂----1! — ·^ B7 經-郁智絲)时4局義--.与費合-;-二...'- 五、發明說明（16) 層’係形成在上述包括閘極絕緣層65之基質的整個表面上 面'•上述之閘極材料層在形成上.係依序堆疊成—導電性 層和一傾盖絕緣層=最好’上述之導電性層，係由一柊雜 多晶矽層所形成*以及上述之帽蓋絕緣層，係由一 CVD 氧化物層或一矽氮化物層所形成：或者.上述問極材料層 .可僅由上述之導電性層來形成。 上述閘極材料層，接著會加以樣式化.以形成一橫跨 過上述電晶體主動區1 a上方之絕緣閘極樣式67。而且.上 述閘極樣式67之一端部，係如第1 〇a和1 〇c圊中所示.復 登有上述之體絕緣層3 a。在上述閘極材料層‘係藉依序堆 疊彼等導電性層和帽蓋絕緣層而形成之事件中，上述之絕 緣閘極樣式67，係包括：一由上述導電性層所形成之閘極 笔極），和一由上述帽蓋絕緣層所形成之帽蓋絕緣層樣式6 —然而’在上述帽蓋絕緣層之形成被省略之事件中，上述 之絕緣閘極樣式6 7 '係僅由上述之閘極電極5來形成 其一第二導電類型之#雜物’係使用上述閘極樣式67 -敌為一植八光罩選擇地植入上述電晶體主動區丨a内：， |昔U分別在上述閘極樣式^7之兩側、形成彼等低濃度雜質 S域丨^和Id，上述之苐二導電類型，诤與上述之第/導 黾類型相反.舉洌而言，若上述之第一導電類型係一 P-類 ^ 上述之第二導電頮型將為一 N-類型：彼等低濃度雜 '益S域U'和丨d’間之電晶體玍動區丨a >涂相當於—體區域j c 上这之體區域丨c ί系包枯一通道區域其係位於上述% 适$.式0〜之下芩 I ! ------1 i I I I I I - I I I Γ I I I kill — — — — — (請先閱讀背面之注意事項再填骂本頁) 經湣部智慧財產局員工消費合作社印髮 463319 A7 ----------B7______ 五、發明說明（Π) 參考第11a、Ι1Β、和lie圊，一絕緣隔片69,接著會 使用一傳統式技術，而在上述絕緣閘極樣式67之側壁上面 形成。上述之絕緣隔片69，係由一矽氧化物層或一矽氮化 物層所形成。繼而，上述第二導電類型之摻雜物，係使用 彼等閘極樣式67和絕緣隔片69，做為彼等之植入光罩，而 選擇地植入上述電晶體主動區la内。藉以在上述閘極樣式 67之兩側’形成彼等高濃度雜質區域1 s"和丨d"。结果，上 述之低濃度雜質區域1 s’和1 d’ ’係存在於上述絕緣隔片 之下方。因此，LDD (輕摻雜汲極）類型之源極和沒極區 域Is和Id 1係形成於上述閘極樣式67之兩側。所以，上述 之體區域lc，係如第11A、11 B'和11C圖中所示，經由 上述之體延伸部le，以電氣方式連接至體線主動區lb，在 此’彼等閘極電極5 '源極/没極區域1 s和I d、和趙區域1 c ，係構成一 SOI MOSFET。 上述第一導電類型之推雜物，係選擇地植入上述之體 線主動區1 b内，以便形成一具有一相當低之電阻的體線1匕 。一清理程序將會施加至上述所成結構之表面，藉以曝露 出上述源極和没極區域1 s和1 d與體線1 b之表面。其一金屬 矽化物層71，係使用一傳統式SALICIDE (自我對齊5夕化 物）程序，選擇地形成在上述曝露之體線lb上面，以及在 彼等曝露之源極和及極區域1 s和1 d上面。上述之金屬砂化 物層7 1 ’係由一類似一致石夕化物層、—组石夕化物詹、或一 結碎化物層之折射性金屬硬化物層所形成。在上述閑極樣 式67，係僅由上述之閘極電極5所形成之事件中，上述之 本紙張尺度適用令國國家標準（CNS)A4規格（210x297公釐） (請先聞讀背面之;1意事項再填寫本頁> .裝 訂---------故- 20 A? B： 經-耶智慧^產"_二"費合^0'·%: 五 '發明說明（18 金屬矽化物層71 .亦係形成在上述之閘極電極$上面： 其一中間絕緣層（未示屮、，户5 Λ 、衣不出）iT'形成在上述包括金屬 矽化物層71之基質的整個表面上面上述之中間絕緣層， 係經樣式化以形成一曝露出一部份上述體線比之接點孔了 見第4圖卜一填補上述接點孔7之導電性層，係形成於 上述之中間絕緣層上面.以及係經樣式化以形成一互連線 9 ;見第4和5圖卜其係經由上述之接點孔7，以電氣方式 連接至上述之體線1 b。上述之互連線9、可為一電源線或 —接地線=舉例而言，若上述5〇1 M〇SFE丁為— ，上述之互連線9 .係相當於上述之接地線。與此不同的 是.若上述SOI MOSFET ,係一P_M0SFET，上述之互連 線9 ’係相當於上述之電源線。 誠如上文所述，依據本發明，其可防止上述§〇ϊ MOSFET之體區域，不致形成電氣浮接。所以，其可實現 —可靠的和袖琀型之S0丨積體電路： 雖然本發明業已參照彼等範例性實施例，做了例示及 忒明本技藝之專業人員理應理解的是·在不違離本發明 之精坤與範圍下，彼等各種其他之變1、省略、和填加， 可吋製作而加八_其中， %以.衣發明不應被理解為受限於上述列舉之特定實 〜A叩應匕括在其所涵蓋之範圍内可具現之所有可能實 Α和其相对於印巧审讀專刿範圍門所列舉之特微的― 些荨滑體 -----till — —— — ' I I I l· I I I ^ <11111— — — (請先閱讀背面之注惠事項再填罵本頁) 4 633 19 _B7_五、發明說明（19) 元件編號對照 (請先閱讀背面之注意事項再填寫本頁) * I I I Jr ---訂----I t I I ^ 經濟部智慧时產局8工消費合作钍 1…半導體層 10…支撐基質 15…絕緣層 16···體線 la…電晶體主動區 lb…體線 1 c…體區域 1 d…汲極區域 le···體延伸部 1 s…源極區域 is’Jd'…低濃度雜質區域 Is”.Id"···高濃度雜質區域 2 — SOI基質 3a…體絕緣層 3b···隔離層 5…閘極電極 6···帽蓋絕緣層樣式 7…接點孔 9··.互連線 20…閉極電極 21…閘極介電質 2W源極 23…源極 23.30·24·..η-ρ-η 結構 24…汲極 30…體 31…ρ_區域 33…電氣接點 51…埋入式絕緣層 53…支撐基質 55…襯墊氧化物層 55a···第一襯墊氧化物樣式 55b···第二襯墊氧化物樣式 57…襯墊氮化物層 57a·"第一襯垫氮化物樣式 57b···第二襯墊氮化物樣式 59…硬光罩層 59a···第一硬光罩樣式 59b…第二硬光罩樣式 60…溝道光罩層 60a···第一溝道光罩樣式 60a’···第一轉換溝道光罩樣式 60b···第二溝道光罩樣式 60b’…第二轉換溝道光罩樣式 本纸張尺度適用中囷國家標準（CNS)A4規格（210* 297公爱） 22 A7 B7 五、發明說明（2〇) 6卜‘·第一光阻樣式 63···第二光阻樣式 6 5…問極絕緣層 67…絕緣閘極樣式 69…絕緣隔片 71…金屬碎化物層 T1…溝道區域 T2…隔離區域 ---------------- I Γ---訂.--- ----- (請先閱讚背面之注意事項再填寫本頁> ί£·--*智14)彳毛·「-3 二消費"-.ί5··:··λ

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Claims (1)

1. ABCS 4 633 1 9 六、申請專利範圍 1. 一種在一SOI基質處所形成之絕緣體上矽（son半導體 積體電路，該SOI基質係包括：一支撐基質、一在上 述支撐基質上面之埋入式絕緣層、和一在上述埋入式 絕緣層上面之第一導電類型半導體層，上述之s〇I丰 導體積體電路係包括： 至少一由上述半導體層之一預定區域所構成之隔 離式電晶體主動區； 一佈置在上述電晶體主動區之一側的第一導電類 型體線’此體線係由一部份上述之半導體層所構成： 一 ％繞或4電晶體主動區和體線之側壁的隔離層 ，此隔離層係與上述之埋入式絕緣層相接觸： 一第一導電類型之體延伸部’其係自上述電晶體 主動區之一預定惻壁延伸出’以及係連接至上述之體 線’上述之體延伸部，係較薄於上述之電晶體主動區 » _形成於上述體延伸部上面之體絕緣層；和 一橫跨過上述電晶體主動區之絕緣閘極樣式，上 述之絕緣閘極樣式，係覆疊有上述之體絕緣層。 二如申請專利範圍第1項所申請之絕緣體上矽（$〇丨）半導 體積體電路，其中之第一導電類型，為p_類型或N—類 型。 ^’如申請專利範圍第1項所申請之絕緣體上矽（s〇I)半導 體積體電路，其中尚包含一形成於上述體線上面之金 屬石夕化物層。 家鮮（CNS)A4 規格（21Q χ 297 ) -- (請先閲讀背面之注意事項再填寫本頁) ' I — 11 — I — 訂---- ---- 經濟部智慧財產局_工消費入D'u印裂 24 六、申請專利範圍 8 0088 AKCD 經-:&^智€財4局員二>費"4" 4_如申請專利範圍第1項所申請之絕緣體上矽(SOI)半導 體積體電路，其中尚包含一安插在彼等絕緣閘極樣式 與電晶體主動區中間之—閘極絕緣層= '如申请專利範圍第丨項所申諳之絕緣體上矽（SOI)半導 體積體電路’其中尚包含一形成於上述絕緣閘極樣式 之側壁上面的絕緣隔片。 6.如申請專利範圍第1項所申請之絕緣體上矽（S01)丰導 W·積體電路’其中之閘極樣式、係由一導電性閘極電 極所搆成。 7'如申請專利範圍第6項所申請之絕緣體上矽（S0I)半導 體積體電路，其中尚包含一形成於上述閘掻電柽上面 之金屬5夕化物層。 8‘如申請專利範圍第1項所申請之絕緣體上矽（s〇[)丰導 體積體電路，其中之閘極樣式係包含：一導電性間極 電極和一形成於上述閘極電極上面之帽蓋絕緣層 ς. π申請專利範圍第！項所申請之絕緣體上矽)丰 體積體電路.其中尚包含：一源極區域，其係形成 上述位於閘極樣式之—惻的電晶體主動區域、以及 及極區域.其係形成於上述位於開極樣式之他側的 晶體主動區·上述之源極和及極區域，係具有一與 一導電類型相反之第二導電類型^ …如申請專利範圍心㈣申請之絕緣體上㈣(川本 體積體電路.其士尚包含…形成於丄述龙極和沒極 面之金場获化物，瞀 導 於 電第 導 區 --------------裝--------訂---------線 <請先閱讀背面之注意事項再填寫本頁) s甲。國舀家ϋ;)Λ.ί規柊！::2ic 463319 A8 B8 C8 D8 六 經濟部智慧財產局員工消費合作社裂 申請專利範圍 1L如申凊專利範圍第1項所申請之絕緣體上矽（soi)半導 體積體電路，其中尚包含—行經上述體線上方之接地 線或電源線，上述之接地線或電源線，係以電氣方式 連接至上述之體線。 11如申請專利範圍第1項所申請之絕緣體上矽（SOI)半導 體積體電路，其中之體線係一直線。 如申請專利範圍第1項所申請之絕緣體上矽（soi)半導 體積體電路，其中之至少一電晶體主動區，係包括多 數之電晶體主動區。 H.如申請專利範圍第丨3項所申請之絕緣體上矽半導體 (SOI)半導體積體電路，其中之多數電晶體主動區’係 佈置在上述體線之一側或兩側。 b. —種在一 s〇l基質處製造一絕緣體上矽（s〇1)半導體積 體電路之方法，該SOI基質係包括：一支撐基質、一 在上述支撐基質上面之埋入式絕緣層、和一在上述埋 入式絕緣層上面之第一導電類型半導體層，上述之方 法係包括： 姓刻上述半導體層之一預定區域，藉以形成一界 定出至少之一隔離式電晶體主動區域的溝道區域，和 一在上述電晶體主動區域之一側的體線主動區，以及 同時在上述溝道區域之底部，留下一半導體剩餘層， 其係較薄於上述之半導體層； 選擇地姓刻上述之半導體剩餘層，直至上述之埋 入式絕緣層曝露出為止，藉以形成一隔離區域，以及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） {請先閱讀背面之注意事項再填寫本頁) 裝· J 丨 i I I . — I! — !— 26 8 Co δ δ AacD 經-郎智慧时產局員二^費合"«:;· 六、申請專利範圍 同時留下一第一導電類型之體延伸部，而使上述之電 晶體主動區‘連接至上述之體線主動區： 分別在上述之體延伸部上面·及在上述之曝露埋 入式絕緣層上面 '形成一體絕緣層和一隔離層： 形成一絕緣閘極樣式 '其係橫跨過上述電晶體主 動區域.以及係覆疊有上述之體絕緣層：以及 以一苐一導電類型之摻雜物’摻雜上述之體線主 動區.以形成一體線= 16.如申請專利範圍第丨5項所申請之方法 '其中 '形成波 等溝道區域和半導體剩餘層，係包括： 在上述之半導體層上面，形成至少之一第一溝道 光罩樣式和一第二溝道光罩樣式：以及 使用該等第一和第二溝道光罩樣式做為彼等之 敍刻光罩，來#刻上述之半導體層’至一預定之厚度 •其係較薄於上述之半導體層。 P,如申請專利範圍第1 6項所申請之方法，其中.形成該 等第一和第二溝道光罩樣式-係包括： 在上述丰導體層上面，形成一溝道光罩層：以及 樣式化上述之溝道光罩層= 18.如申請專利範圍第1 7項所申請之方法，其中之溝道光 罩層在形成上，係藉著在上述半導體層上面' 依序堆 *成一 ％墊氧.化物層 '和一概墊氬化物層、 义切甲1青專利範$第r瑣所申請之方法 '其*之溝道光 置層i形焱上免藉著4上迭主導體層丄面先这.堆 \.#張少國國菜樣規柊::.21U » 297 餐.… -------------裝---I----訂- I!--i--線 (請先聞讀背面之注意事項再填寫本頁) 4 6 331 9 A8 B8 C8 D8 濟 部 .¾ 財 產 蜀 消 費 合 作 六、申請專利範圍 疊成一襯墊氧化物層、一襯墊氬化物層、和一硬光罩 層。 20.如申請專利範圍第丨6項所申請之方法，其中，形成上 述之體絕緣層和隔離層，係包括： 形成一絕緣層，以填補上述具有隔離區域之所成 結構之整個表面上面的溝道區域和隔離區域； 平面處理上述之絕緣層，直至彼等第一和第二溝 道光罩樣式曝露出為止：以及移除該等第—和第二溝 道光罩樣式，以曝露出上述之電晶體主動區和體線主 動區。 21‘如申請專利範圍第15項所申請之方法，其中，形成上 述之絕緣閘極樣式，係包括： 在上述之電晶體主動區域和體線主動區上面，形 成一閘極絕緣層： 在上述具有閘極絕緣層之所成結構的整個表面上 面’形成一閘極材料層；以及 樣式化上述之閘極材料層。 过如申請專利範圍第2丨項所申請之方法，其中之閘極材 料層，係由一導電性層所形成。 &如申請專利範圍第2】項所申請之方法，其中之閘極材 料層，係藉著依序堆叠-導電性層和—帽蓋絕緣層而 形成。 社如申請專利範圍第15項所申請之方法，其中尚包括： 在上述絕緣祕樣式之側壁上面，形成—絕緣隔片。 ‘尺义遇用中國國家標準（CNS)A4規格（210 (請先閱讀背面之注意事項再填寫本頁) 裝------ 訂---------線- 28 AS B8 C8 DS 六、申請專利範圍 如申請專利範圍第1 5項所申請之方法 '其中尚包括. 形成一位於閘極樣式之一側之電晶體主動區處的禪極 區域.和一在上述閘極樣式之其他側之電晶體主動區 處的汲極區域’上述之源掻和汲柽區域，係以—與第 —導電類型相反之第二導電類型的摻雜物#雜而成' 26. 如申請專利範圍第24項所申請之方法.其中尚包括 在上述之體線上面，和上述在閘極樣式之兩側的電晶 體主動區域上面.選擇形成一金屬矽化物層。 27. 如申請專利範圍第26項所申請之方法.其中之金屬砂 化物層在形成上，係使用一 sa|ic丨de(自我對齊矽化物） 程序。 28‘如申請專利範圍第15項所申請之方法，其中尚包括： 在上述具有閘極樣式和體線之所成結搆之整個 裝— (請先闉讚背面之注意事項再填耳本頁) 唑AI部智慧时產局員工湧費含·!:.^..":. 面上面，形成一中間絕緣層： 樣式化上述之中間絕緣層’以形成一曝露出— 分上述體線之接點孔：以及 在上述之中間絕緣層上面，形成—電源線或一 地線，此等電源線乳接地線.係經由上述之接點孔 以電氣方式連接至上述之體線3 表 部 接 --線-