CN100397638C - 功率芯片的静电放电保护电路 - Google Patents

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Abstract

本发明公开了一种功率芯片的静电放电保护电路，其根据静电放电检测电路的指示而运作，当静电放电检测电路输出使能信号到静电放电保护电路时，静电放电保护电路提供短路路径而释放静电，以保护功率芯片的内部电路，使其免于高电压或高电流的静电所产生非预期的损害。

Description

功率芯片的静电放电保护电路
技术领域
本发明涉及一种静电放电保护电路，尤其涉及一种适用于功率芯片的静电放电保护电路。
背景技术
任何两个不同材质的物体摩擦，都有可能产生静电(Static Electricity)，当带有静电的物体接触到功率芯片的金属引脚(pin)时所产生的瞬间高压放电，会经由金属引脚而损害功率芯片的内部电路，即所谓静电放电(ElectroStatic Discharge，ESD)所造成的损害。功率芯片内部都设置有ESD保护电路，其主要功能为ESD发生时，在ESD对内部电路造成损害之前，提供适当的放电路径以防止ESD所造成的损害。另外，ESD保护电路必须仅在ESD发生时才开始运作，否则功率芯片的输入信号亦被移除，输入信号将无法传送到功率芯片的内部电路。
如图1所示，功率芯片10内部都设置有静电放电(Electrostatic Discharge，ESD)检测电路16以及静电放电保护电路18。当ESD要从电源输入端12或信号输出入端14流进功率芯片10时，静电放电检测电路16将检测到此ESD，并输出使能信号到静电放电保护电路18，静电放电保护电路18可将此ESD传到接地端，使此高电压或大电流无法流入内部电路20，以免对内部电路20造成非预期的伤害。
由于功率芯片10所输入的电压电位较高，现有静电放电保护电路18内部所使用的晶体管是使用场效晶体管(Field Effect Transistor，FET)，包括：结型场效应晶体管(JFET)和金属氧化半导体场效应晶体管(MOSFET)，其优点为漏电流较小、体积较小，组件功率消耗较少，然而，其缺点为反应速度较慢、组件上的跨压(指漏极与源极)较低，因而无法满足功率芯片10对于反应快速及高跨压(信号输出入端14到接地端上的跨压)的要求。
发明内容
本发明的主要目的是在提供一种功率芯片的静电放电保护电路，使其能承受较高的输入电压。
本发明的另一目的是在提供一种功率芯片的静电放电保护电路，使其能提供较快速的电流输出路径。
为实现上述目的，本发明提出一种功率芯片的静电放电保护电路，用来将静电放电输入端所流入的静电导出到静电放电输出端，其包括：第一双极性结型晶体管，根据使能信号而将静电由该静电放电输入端导入，并导出的；第一导通电路，根据使能信号而将静电由第一双极性结型晶体管导入，并导出；以及第二双极性结型晶体管，根据使能信号而将静电由第一导通电路导入，并导出到静电放电输出端；其中，功率芯片更包括静电放电检测电路，当静电放电检测电路检测静电时，输出使能信号到静电放电保护电路。
附图说明
图1所示为功率芯片的示意图；
图2所示为本发明第一实施例静电放电保护电路的示意图；
图3所示为本发明第二实施例静电放电保护电路的示意图；
图4所示为本发明第三实施例静电放电保护电路的示意图；
图5所示为本发明第四实施例静电放电保护电路的示意图；
图6所示为本发明第五实施例静电放电保护电路的示意图；
图7a所示为第一导通电路的示意图；
图7b所示为另一第一导通电路的示意图；
图8所示为第二导通电路的示意图；
图9a所示为第三导通电路的示意图；
图9b所示为另一第三导通电路的示意图；
图9c所示为另一第三导通电路的示意图；
图9d所示为另一第三导通电路的示意图；
图10a所示为静电放电检测电路的示意图；
图10b所示为另一静电放电检测电路的示意图。
10-功率芯片
12-电源输出入端
14-信号输出入端
16-静电放电检测电路
20-内部电路
18-静电放电保护电路
30、31、32、33、34、35、36、37、38-NPN双极性结型晶体管
187-第一导通电路
188-第二导通电路
189-第三导通电路
具体实施方式
为了能让贵审查员能进一步了解本发明的技术内容，特列举五个优选实施例，说明如下。由于双极性结型晶体管(BJT)能承受较高的压降以及较大的输出电流，并提供较快的反应速度以提供快速的电流输出路径，可避免现有静电放电保护电路18所存在的缺点，故本发明静电放电保护电路18内部电路都使用至少一双极性结型晶体管。
如图2所示，本发明第一实施例的静电放电保护电路181包括：NPN双极性结型晶体管30、31以及第一导通电路187，其中，NPN双极性结型晶体管30的集电极(Collector)连结到信号输出入端14，NPN双极性结型晶体管30及31的基极(Base)以及第一导通电路187的一端连结到静电放电检测电路16的输出端，NPN双极性结型晶体管30的发射极(Emitter)以及NPN双极性结型晶体管31的集电极连结到第一导通电路187，NPN双极性结型晶体管31的发射极连结到接地端。
第一导通电路187的内部结构，可由NPN双极性结型晶体管或二极管所组成。如图7a所示，第一导通电路187可包括NPN双极性结型晶体管39及40，并将NPN双极性结型晶体管39及40的基极连结一起。由于NPN双极性结型晶体管39及40导通时，其能承受较高的压降，故能间接增加静电放电保护电路181所能承受的压降。或如图7b所示，第一导通电路187由NPN双极性结型晶体管41、二极管42、及43所组成。当NPN双极性结型晶体管41导通时，二极管42、及43可承受两倍的阈值电压(threshold voltage)，约1.4伏特，也可间接增加本发明静电放电保护电路181所能承受的压降。
当静电放电检测电路16检测到ESD时，静电放电检测电路16输出使能信号到静电放电保护电路181，NPN双极性结型晶体管30、31进入顺向主动区(forward active)，并配合第一导通电路187的运作，可将信号输出入端14所输入的ESD迅速地输出到接地端，以防止内部电路20受到非预期的伤害。由于静电放电保护电路181所能承受的电压较高(由NPN双极性结型晶体管30、31及第一导通电路187所承受)，当静电放电检测电路16因噪声而输出错误的使能信号时，由于噪声引起的电压变化不大，亦无法顺利地使能静电放电保护电路181的运作，如此一来，可降低噪声对静电放电保护电路181所产生的干扰。
如图3所示，本发明静电放电保护电路182的第二实施例包括：NPN双极性结型晶体管32、33以及第二导通电路188，其中，NPN双极性结型晶体管32的集电极连结到信号输出入端14，NPN双极性结型晶体管32及33的基极连结到静电放电检测电路16的输出端，NPN双极性结型晶体管32的发射极以及NPN双极性结型晶体管33的集电极连结到第二导通电路188，NPN双极性结型晶体管33的发射极连结到接地端。比较图2及图3即可发现，本发明静电放电保护电路182除了使用第二导通电路188外，第二导通电路188与NPN双极性结型晶体管30及31的基极并不产生连接。
第二导通电路188的内部结构，可由零欧姆的电阻或加上一个以上二极管所组成。由于零欧姆的电阻可视为短路，所以在此并未以图表示的。如图8所示，第二导通电路188将二极管44堆栈到二极管45的上。由于二极管44和45可承受两倍的阈值电压，故能间接增加本发明静电放电保护电路182所能承受的压降。由于本实施例的静电放电保护电路182的运作与前一实施例的静电放电保护电路181的运作类似，故不多作说明。
如图4所示，本发明静电放电保护电路183的第三实施例包括：第三导通电路189以及NPN双极性结型晶体管34。其中，第三导通电路189的一端连结到信号输出入端14，另一端连结到NPN双极性结型晶体管34的集电极。NPN双极性结型晶体管34的基极连结到静电放电检测电路16的输出端，NPN双极性结型晶体管34的发射极连结到接地端。
第三导通电路189的内部结构，可由晶体管或二极管所组成，如图9a所示，场氧化层N型晶体管(Field-oxide NMOS)，或如图9b所示，具有寄生二极管的金属氧化半导体场效N型晶体管(NMOS)，或如图9c和9d所示，堆栈的二极管。可想而知的是，使用者也可使用P型电子组件以取代N型电子组件，以达到类似的结果。
当静电放电检测电路16检测到ESD时，静电放电检测电路16输出使能信号到静电放电保护电路183，NPN双极性结型晶体管34进入顺向主动区(forward active)，并配合第三导通电路189的运作，可将信号输出入端14所输入的ESD迅速地输出到接地端，以防止内部电路20受到非预期的伤害。由于静电放电保护电路183所能承受的电压较高(由NPN双极性结型晶体管34及第三导通电路189所承受)，当静电放电检测电路16因噪声而输出错误的使能信号时，由于噪声引起的电压变化不大，亦无法顺利地使能静电放电保护电路183的运作，如此一来，可降低噪声对静电放电保护电路183所产生的干扰。
如图5所示，本发明静电放电保护电路184的第四实施例包括：第三导通电路189、NPN双极性结型晶体管35、第一导通电路187、及NPN双极性结型晶体管36。其中，第三导通电路189分别连结到信号输出入端14以及NPN双极性结型晶体管35的集电极，NPN双极性结型晶体管35、NPN双极性结型晶体管36的基极以及第一导通电路187的一端连结到静电放电检测电路16的输出端，NPN双极性结型晶体管36的发射极连结到接地端，第一导通电路187亦连接到NPN双极性结型晶体管35的发射极以及NPN双极性结型晶体管36的集电极。由于本实施例的静电放电保护电路184的运作方式与第一实施例的静电放电保护电路181或第三实施例的静电放电保护电路183相似，在此不多作说明。
如图6所示，本发明静电放电保护电路185的第五实施例包括：第三导通电路189、NPN双极性结型晶体管37、第二导通电路188、及NPN双极性结型晶体管38。其中，第三导通电路189分别连结到信号输出入端14以及NPN双极性结型晶体管37的集电极，NPN双极性结型晶体管37、NPN双极性结型晶体管38的基极连结到静电放电检测电路16的输出端，NPN双极性结型晶体管38的发射极连结到接地端，第二导通电路188也连接到NPN双极性结型晶体管37的发射极以及NPN双极性结型晶体管38的集电极。由于本实施例的静电放电保护电路185的运作方式与第二实施例的静电放电保护电路182或第三实施例的静电放电保护电路183相似，在此不多作说明。
如图10a所示，静电放电检测电路161可由电阻串接电容后，并连结到反向器，或如图10b所示，静电放电检测电路162可由电容串接电阻。当ESD从信号输出入端14输入时，静电放电检测电路161或162可输出使能信号(高电位)到静电放电保护电路18，以防止内部电路20受ESD的损害。
在上述说明中，以信号输出入端14为ESD的输入端，并以接地端为ESD的导出端。可想而知，使用者也可以电源输入端16为ESD的输入端，并以信号输出入端14为ESD的导出端，或以电源输入端16为ESD的输入端，并以接地端为ESD的导出端，此时，静电放电检测电路16及静电放电保护电路18的运作与上述说明相似，在此并不多作说明。
由以上的说明可知，本发明是在静电放电保护电路中使用双极性结型晶体管以及导通电路，由双极性结型晶体管承受较高的压降、较快的导通速率、及较大的输出电流，更可避免因噪声而引起静电放电保护电路的作用。
以上，虽然公开了本发明优选实施例，但是所述内容并非用于限定本发明，任何本领域熟练技术人员，在不脱离本发明的精神和范围内，可以对本发明进行适当的修改和改进，因此本发明的保护范围应该以所附的权利要求所界定范围为准。

Claims (18)

1.一种功率芯片的静电放电保护电路，用来将一静电放电输入端所流入的一静电导出到一静电放电输出端，其特征在于，所述电路包括：
一第一双极性结型晶体管，根据一使能信号而将该静电由该静电放电输入端导入，并导出；
一第一导通电路，根据一使能信号而将该静电由该第一双极性结型晶体管导入，并导出；以及
一第二双极性结型晶体管，根据一使能信号而将该静电由所述第一导通电路导入，并导出到该静电放电输出端；其中，
所述功率芯片进一步包括一静电放电检测电路，当该静电放电检测电路检测到该静电时，输出所述使能信号到该静电放电保护电路。
2.根据权利要求1所述的静电放电保护电路，其特征在于，所述静电放电输入端为信号输出入端，该静电放电输出端为接地端。
3.根据权利要求1所述的静电放电保护电路，其特征在于，所述静电放电输入端为电源输入端，该静电放电输出端为信号输出入端。
4.根据权利要求1所述的静电放电保护电路，其特征在于，所述静电放电输入端为电源输入端，该静电放电输出端为接地端。
5.根据权利要求1所述的静电放电保护电路，其特征在于，所述第一导通电路包括至少一双极性结型晶体管。
6.根据权利要求1所述的静电放电保护电路，其特征在于，所述第一导通电路包括至少一双极性结型晶体管以及至少一二极管。
7.一种功率芯片的静电放电保护电路，用来将一静电放电输入端所流入的一静电导出到一静电放电输出端，其特征在于，所述保护电路包括：
一第一双极性结型晶体管，根据一使能信号而将该静电由该静电放电输入端导入，并导出；
一第二导通电路，用来将该静电由所述第一双极性结型晶体管导入，并导出的；以及
一第二双极性结型晶体管，根据一使能信号而将该静电由所述第二导通电路导入，并导出到该静电放电输出端；其中，
所述功率芯片进一步包括一静电放电检测电路，当该静电放电检测电路检测到该静电时，输出所述使能信号到该静电放电保护电路。
8.根据权利要求7所述的静电放电保护电路，其特征在于，所述静电放电输入端为信号输出入端，该静电放电输出端为接地端。
9.根据权利要求7所述的静电放电保护电路，其特征在于，所述静电放电输入端为电源输入端，该静电放电输出端为信号输出入端。
10.根据权利要求7所述的静电放电保护电路，其特征在于，所述静电放电输入端为电源输入端，该静电放电输出端为接地端。
11.根据权利要求7所述的静电放电保护电路，其特征在于，所述第二导通电路包括至少一二极管。
12.一种功率芯片的静电放电保护电路，用来将一静电放电输入端所流入的一静电导出到一静电放电输出端，其特征在于，所述电路包括：
一第三导通电路，用来将该静电由该静电放电输入端导入，并导出；以及
一双极性结型晶体管，根据一使能信号而将该静电由所述第三导通电路导入，并导出到该静电放电输出端；其中，
所述功率芯片进一步包括一静电放电检测电路，当该静电放电检测电路检测到该静电时，输出所述使能信号到该静电放电保护电路。
13.根据权利要求12所述的静电放电保护电路，其特征在于，所述静电放电输入端为信号输出入端，该静电放电输出端为接地端。
14.根据权利要求12所述的静电放电保护电路，其特征在于，所述静电放电输入端为电源输入端，该静电放电输出端为信号输出入端。
15.根据权利要求12所述的静电放电保护电路，其特征在于，所述静电放电输入端为电源输入端，该静电放电输出端为接地端。
16.根据权利要求12所述的静电放电保护电路，其特征在于，所述第三导通电路由至少一晶体管或至少一二极管所组成。
17.一种功率芯片的静电放电保护电路，用来将一静电放电输入端所流入的一静电导出到一静电放电输出端，其特征在于，所述电路包括：
一第三导通电路，用来将该静电由该静电放电输入端导入，并导出；以及
一第一双极性结型晶体管，根据一使能信号而将该静电由所述第三导通电路导入，并导出；
一第一导通电路，根据一使能信号而将该静电由所述第一双极性结型晶体管导入，并导出的；以及
一第二双极性结型晶体管，根据一使能信号而将该静电由所述第一导通电路导入，并导出到该静电放电输出端；其中，
所述功率芯片进一步包括一静电放电检测电路，当该静电放电检测电路检测到该静电时，输出所述使能信号到该静电放电保护电路。
18.一种功率芯片的静电放电保护电路，用来将一静电放电输入端所流入的一静电导出到一静电放电输出端，其特征在于，所述电路包括：
一第三导通电路，用来将该静电由该静电放电输入端导入，并导出的；以及
一第一双极性结型晶体管，根据一使能信号而将该静电由所述第三导通电路导入，并导出；
一第二导通电路，将该静电由所述第一双极性结型晶体管导入，并导出；以及
一第二双极性结型晶体管，根据一使能信号而将该静电由所述第二导通电路导入，并导出到该静电放电输出端；其中，
所述功率芯片进一步包括一静电放电检测电路，当该静电放电检测电路检测到该静电时，输出所述使能信号到该静电放电保护电路。
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