CN103681651A

CN103681651A - 静电放电保护电路装置

Info

Publication number: CN103681651A
Application number: CN201210330111.XA
Authority: CN
Inventors: 何永涵
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2012-09-07
Filing date: 2012-09-07
Publication date: 2014-03-26
Anticipated expiration: 2032-09-07
Also published as: CN103681651B

Abstract

本发明是有关于一种静电放电保护电路装置，包括具有第一导电型的基底、具有第二导电型的井区以及晶体管。晶体管包括位于基底中并且延伸到井区的具有第二导电型的第一掺杂区、具有第一导电型的第二掺杂区以及位于第一掺杂区与第二掺杂区之间的基底上的栅极。此装置还包括具有第二导电型的第三掺杂区以及具有第一导电型的第四掺杂区，依序位于具有第一导电型的第二掺杂区外侧的基底中并且接地。此装置还包括具有第一导电型的第五掺杂区以及具有第二导电型的第六掺杂区，依序位于具有第二导电型的第一掺杂区外侧的井区中并且连接焊垫。当静电放电电压施加于焊垫时，静电放电电压耦合至栅极。

Description

静电放电保护电路装置

技术领域

本发明涉及一种静电放电保护电路装置，特别是涉及一种可调整崩溃速度的静电放电保护电路装置。

背景技术

静电放电（electrostatic discharge，ESD）为自非导电表面的静电移动的现象,其会造成集成电路中的半导体与其它电路组成的损害。例如,当在地毯上行走的人体、在封装集成电路的机器或测试集成电路的仪器等常见的带电体，接触到芯片时，将会向芯片放电，此静电放电的瞬间功率有可能造成芯片中的集成电路损坏或失效。

为了防止集成电路因静电放电现象而损坏，在集成电路中都会加入静电放电保护电路装置的设计。一般而言，静电放电保护电路装置有许多的设计方式，其中一种常见的方式就是利用串接的两级N型晶体管，来达到静电放电保护的作用，其中串接的两级N型晶体管的栅极端皆偏压在固定的电压。然而，此种架构所提供的放电路径的持有电压（holding voltage）往往小于10.5伏特。因此，当内部电路操作时，过度电性应力（electricaloverstress，EOS）事件往往会因持有电压过低而不断地发生，进而影响内部电路的操作。

由此可见,上述现有的静电放电保护电路装置在结构与使用上,显然仍存在有不便与缺陷,而亟待加以进一步改进。为了解决上述存在的问题,相关厂商莫不费尽心思来谋求解决之道,但长久以来一直未见适用的设计被发展完成,而一般产品及方法又没有适切的结构及方法能够解决上述问题,此显然是相关业者急欲解决的问题。因此如何能创设一种新的静电放电保护电路装置,使其不影响内部电路的正常操作，实属当前重要研发课题之一,亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于,克服现有的静电放电保护电路装置存在的缺陷,而提供一种新的静电放电保护电路装置，所要解决的技术问题是使其硅控整流器（silicon controlled rectifier，SRC）可以迅速触发，非常适于实用。

本发明的另一目的在于，克服现有的静电放电保护电路装置存在的缺陷，而提供一种新的静电放电保护电路装置，所要解决的技术问题是使其可以在不影响开启速度的前提之下，缩短阳极至阴极之间的距离，节省布局面积，从而更加适于实用。

本发明的再一目的在于，克服现有的静电放电保护电路装置存在的缺陷，而提供一种新的静电放电保护电路装置，所要解决的技术问题是使其可以藉由栅极与掺杂区之间距离的控制来调节晶体管的崩溃速度，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种静电放电保护装置,包括基底、井区、晶体管、第三掺杂区、第四掺杂区、第五掺杂区以及第六掺杂区。基底具有第一导电型。井区具有第二导电型，位于基底中。晶体管包括第一掺杂区、第二掺杂区以及栅极。第一掺杂区，位于基底中并延伸至井区中。第二掺杂区，位于基底中，与第一掺杂区相邻。栅极位于第一掺杂区与第二掺杂区之间的基底上。第三掺杂区具有第二导电型，位于基底中。第四掺杂区具有第一导电型,位于基底中，其中第三掺杂区位于第二掺杂区与第四掺杂区之间。第五掺杂区具有第一导电型，位于井区中。第六掺杂区具有第二导电型，位于井区中，其中第五掺杂区位于第一掺杂区与第六掺杂区之间。第五掺杂区与第六掺杂区电性连接到焊垫，第三掺杂区与第四掺杂区电性连接到一接地端。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的静电放电保护电路装置，其中该栅极与该第二掺杂区之间有一距离。

前述的静电放电保护电路装置，其中该晶体管还包括一淡掺杂区，该淡掺杂区与该第二掺杂区具有相同的导电型，且位于该栅极与该第二掺杂区之间的该基底中。

前述的静电放电保护电路装置，其中该栅极与该第二掺杂区紧邻或重叠。

前述的静电放电保护电路装置，其中该第六掺杂区、该井区、该第一掺杂区、该第二掺杂区、该基底、该第四掺杂区组成一第一放电路径。

前述的静电放电保护电路装置，其中该第五掺杂区、该井区、该基底及该第三掺杂区组成一第二放电路径。

前述的静电放电保护电路装置，其中该第一掺杂区具有该第二导电型。

前述的静电放电保护电路装置，其中该第二掺杂区具有该第一导电型。

前述的静电放电保护电路装置，其中该第一导电型为P型，该第二导电型为N型。

前述的静电放电保护电路装置，其中当静电放电电压施加于该焊垫时，该静电放电电压耦合至该栅极。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种静电放电保护装置，包括基底、井区、晶体管、第三掺杂区、第四掺杂区、第五掺杂区以及第六掺杂区。基底具有第一导电型。井区具有第二导电型，位于基底中。晶体管包括第一掺杂区、第二掺杂区以及栅极。第一掺杂区具有第二导电型，位于基底中并延伸至井区中。第二掺杂区具有第一导电型，位于基底中，与第一掺杂区相邻。栅极位于第一掺杂区与第二掺杂区之间的基底上。第三掺杂区具有第二导电型，位于基底中。第四掺杂区具有第一导电型，位于基底中,其中第三掺杂区位于第二掺杂区与第四掺杂区之间。第五掺杂区具有第一导电型，位于井区中。第六掺杂区具有第二导电型，位于井区中，其中第五掺杂区位于第一掺杂区与第六掺杂区之间。其中第五掺杂区与第六掺杂区电性连接到焊垫，且焊垫经由一电路分别电性连接到接地端与栅极，第三掺杂区与第四掺杂区电性连接到接地端，且当静电放电电压施加于焊垫时，静电放电电压耦合至栅极。

前述的静电放电保护电路装置，其中该电路为电容C与电阻R构成的RC电路，该栅极电性连接到与该电容C以及该电阻R连接的一节点。

前述的静电放电保护电路装置，其中该电路包括一控制电路。

前述的静电放电保护电路装置，其中该晶体管还包括一淡掺杂区,其具有该第一导电型，位于该栅极与该第二掺杂区之间的该基底中。

前述的静电放电保护电路装置，其中该第一导电型为P型；该第二导电型为N型。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案,本发明静电放电保护电路装置至少具有下列优点及有益效果：本发明的静电放电保护电路装置，其SRC不仅可以更快触发，而且可以在不影响开启速度的前提之下，缩短阳极至阴极之间的距离，节省布局面积。此外,本发明的静电放电保护电路装置，可以藉由栅极与掺杂区之间距离的控制来调节晶体管的崩溃速度。

综上所述，本发明是有关于一种静电放电保护电路装置,包括具有第一导电型的基底、具有第二导电型的井区以及晶体管。晶体管包括位于基底中并且延伸到井区的具有第二导电型的第一掺杂区、具有第一导电型的第二掺杂区以及位于第一掺杂区与第二掺杂区之间的基底上的栅极。此装置还包括具有第二导电型的第三掺杂区以及具有第一导电型的第四掺杂区,依序位于具有第一导电型的第二掺杂区外侧的基底中并且接地。此装置还包括具有第一导电型的第五掺杂区以及具有第二导电型的第六掺杂区,依序位于具有第二导电型的第一掺杂区外侧的井区中并且连接焊垫。当静电放电电压施加于焊垫时，静电放电电压耦合至栅极。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1A是依照本发明实施例所绘示的一种静电放电保护电路装置的示意图。

图1B是绘示ESD保护电路运作时的电流路径示意图。

图1C及图1D是绘示ESD保护电路在启动前后的晶体管的能阶变化图。

图2A是依照本发明另一实施例所绘示的一种静电放电保护电路装置的示意图。

图2B及图2C是绘示ESD保护电路在启动前后晶体管的栅极下方的空乏区的示意图。

图2D是绘示本发明静电放电保护电路的一个电路应用的示意图。

10：基底 11：井区

12：第一掺杂区 14：第二掺杂区

16：第三掺杂区 18：第四掺杂区

20：第五掺杂区 22：第六掺杂区

24、24’：栅极 26、26’：栅介电层

28：焊垫 30：晶体管

32：虚拟漏极 142：淡掺杂区

40：电路 A：节点

C：电容 D：距离

R：电阻 L：长度

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的静电放电保护电路装置其具体实施方式、结构、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明,应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

请参阅图1A所示，是依照本发明实施例所绘示的一种静电放电保护电路装置的示意图。本发明的静电放电保护电路装置包括设置在基底10中的井区11、多个第一导电型掺杂区（14、18、20）、多个第二导电型掺杂区（12、16、22）以及设置在基底10上的栅极24。更详细地说，本发明的静电放电保护电路装置包括基底10、井区11、晶体管30（包括栅极24、第一掺杂区12、第二掺杂区14）、第三掺杂区16、第四掺杂区18、第五掺杂区20以及第六掺杂区22。

井区11位于基底10中。基底10例如是半导体基底,例如是硅基底,或是半导体化合物。在一实施例中，基底10具有第一导电型；井区11具有第二导电型。在一实施例中，第一导电型例如是P型；第二导电型例如是N型。P型掺质例如是硼。N型掺杂例如是磷或是砷。

在此实施例中,所指的晶体管30为一变形的晶体管,其包括栅极24、第一掺杂区12、第二掺杂区14。第一掺杂区12具有第二导电型，位于基底10中并延伸至井区11中。第二掺杂区14具有第一导电型，位于基底10中，与第一掺杂区12相邻，且相隔一距离。栅极24位于第一掺杂区12与第二掺杂区14之间的基底10上。栅极24的材质包括导体，例如是掺杂多晶硅、金属硅化物或其二者所形成的堆叠层。栅极24与基底10之间包括栅介电层26。栅介电层26例如是氧化硅、氮化硅或具有介电常数大于4以上的高介电常数介电层。

第三掺杂区16与第四掺杂区18位于靠近第二掺杂区14的一侧的基底10中。第三掺杂区16具有第二导电型;第四掺杂区18具有第一导电型。更具体地说，第三掺杂区16位于第二掺杂区14与第四掺杂区18之间。此外第三掺杂区16与第四掺杂区18可以彼此电性连接到接地端GND。

第五掺杂区20与第六掺杂区22位于靠近第一掺杂区12的一侧的井区11中。更详细地说，第五掺杂区20位于第一掺杂区12与第六掺杂区22之间。第五掺杂区20具有第一导电型；第六掺杂区22具有第二导电型。第五掺杂区20与第六掺杂区22可以彼此电性连接到焊垫28。

此外，第五掺杂区20电性连接到焊垫28，并做为第三掺杂区16、基底10、井区11以及第五掺杂区20所构成的SCR的阳极；第三掺杂区16是电性连接到接地线，并可作为第三掺杂区16、基底10、井区11以及第五掺杂区20所构成的SCR的阴极。同时，第六掺杂区22与第四掺杂区18可形成一反向二极管，以避免发生漏电流。

焊垫28作为输入端，接收输入信号（在正常操作下）。当ESD事件发生，ESD高电压会加在焊垫28，并触发SCR静电放电保护电路的动作。此外,焊垫28可经由电容C与电阻R构成的RC电路电性连接到接地端GND。栅极24则电性连接到电容C与电阻R的节点A。

简单说，上述静电放电保护电路装置在操作时，当有ESD产生时,由于ESD的高电压通常是高频性质,会通过RC电路的电容C耦合到栅极24,亦即电容C呈现相当于短路的状态。这造成晶体管30的崩溃电压迅速下降,使得ESD保护电路启动，而保护内部电路。当在正常操作时，RC电路的电容C会变成开路，栅极24上的电位基本上为接地电压，故晶体管30像一个反向二极管，不会崩溃，亦即ESD电路不会启动，不会影响内部电路的运作。

接着，参阅图1B及图1C来说明ESD保护电路的操作原理。图1B是绘示ESD保护电路运作时的电流路径示意图，图1C及1D是绘示ESD保护电路在启动前后的晶体管30的能阶变化图。

请参阅图1B所示，在一实施例中，第一导电型为P型；第二导电型为N型。亦即，第一掺杂区12、第三掺杂区16以及第六掺杂区22为N⁺掺杂区,第二掺杂区14、第四掺杂区18以及第五掺杂区20为P⁺掺杂区。亦即，基底10中交替设置N⁺掺杂区以及P⁺掺杂区。晶体管30的第一掺杂区12为N⁺掺杂区，第二掺杂区14为P⁺掺杂区，其中间（栅极24下方）为基底10部分,且为P^-（i）掺杂区，此部分的费米能阶（以下简称能阶）分布图如图1C及图1D所示，其中图1C为正常操作的能阶分布，图1D为有ESD事件发生时的能阶分布。

当在正常操作时，晶体管30部分的能阶图如图1C所示，P^-（i）与P⁺间的电位差低（能阶差小），基本上是不带电位的。此外，此时P^-（i）与P⁺之间的能带较宽。N区与P区之间因为能带宽，不易引起穿隧效应，电流基本上不会穿隧P⁺与P^-（i）间的能带，故SCR元件基本上并不会启动。

当在焊垫28有ESD事件发生时,即ESD高电压会经由上述RC电路施加到晶体管30的栅极24，此时,晶体管30的能阶变化会如图1D所示。P^-（i）的能阶会下降，而P⁺的能阶会上升，使得P^-（i）与P⁺之间的能带变窄,而使得穿隧现象容易发生，电流可以穿过能带，故SCR元件会启动而运作。

请参阅图1B所示，当在焊垫28有ESD事件初发生时，在栅极24下方的基底10中产生电子、空穴。电子会流经由N⁺型第一掺杂区12、N型井区11以及N⁺型第六掺杂区22所构成的通路；空穴则流经由P⁺型第二掺杂区14、P型基底10以及P⁺型第四掺杂区18所构成的通路(第一放电路径I），使得电流可以经由路径I流到接地端。

当ESD电压持续上升，N⁺型第三掺杂区16、P型基底10以及N型井区11（NPN）的路径导通，P型基底10、N型井区11以及P⁺型第五掺杂区20（PNP）的路径接着导通，而建立第二放电路径（路径II）。

换言之，当在焊垫28有ESD事件发生时，ESD的高电压会通过RC电路的电容C耦合到栅极24，使得SCR电路被触发，使电流可以经路径I、II，而流到接地端。更具体地说，触发电流先流经路径I，一旦SCR（路径II）导通后，触发电流（路径I）将不存在。

在上述的实施例中，栅极24与第二掺杂区14紧邻或重叠。此静电放电保护电路装置在操作时，ESD的高电压会通过RC电路的电容C耦合到栅极24，而立刻于栅极24下方的基底10中形成连接第一掺杂区12以及第二掺杂区14的通道。然而，在另一实施例中，栅极24的长度L可以缩短,使其与第二掺杂区14之间具有一距离D，如图2A所述。

请参阅图2A所示，在本实施例中，静电放电保护电路装置同样包括设置在基底10中的井区11、多个掺杂区12、14、16、18、20、22以及设置在基底10上的栅极24’。更详细地说，本实施例的静电放电保护电路装置同样包括井区11、晶体管30’（包括栅极24’、栅介电层26’、第一掺杂区12、第二掺杂区14）、第三掺杂区16、第四掺杂区18、第五掺杂区20以及第六掺杂区22，但是栅极24’的长度缩短，而与第二掺杂区14之间有一距离D。再者，静电放电保护电路装置可以还包括淡掺杂区142，其与第二掺杂区14具有相同的导电型，位于栅极24’与第二掺杂区14之间的基底10中。距离D会依照晶体管崩溃电压而有所不同，一般而言约是数个纳米左右。

接着，请参阅图2B及图2C来说明第二实施例的ESD保护电路的操作原理。图2B及图2C是绘示ESD保护电路在启动前后晶体管30’的栅极24’下方的空乏区的示意图。

请参阅图2B所示，首先说明当栅极24’正常操作的情况，此时晶体管30’的崩溃电压相当高。假设此时栅极24’为浮置或接地。在正常操作时，晶体管30’部分的能阶图也是如同图1C所示，P^-（i）与P⁺间的电位差低（能阶差小），基本上是不带电位的。此外，此时P^-（i）与P⁺之间的能带较宽。N区与P区之间因为能带宽，不易引起穿隧效应，故电流基本上\不会穿隧P⁺与P^-（i）间的能带，故SCR元件基本上并不会启动而运作。

当有ESD事件产生，即高电压施加到栅极24’时，栅极24’下方的P^-（i）就会反转，进而产生虚拟漏极（virtual drain）32，漏极（N⁺）的电位会整个带到虚拟漏极，晶体管30’迅速达到崩溃,使ESD保护电路发生作用。值得一提的是,栅极24’与第二掺杂区14之间的距离可以用来调节晶体管30’的崩溃速度。当栅极24’与第二掺杂区14的距离D愈小时,晶体管30’崩溃的速度愈快。当栅极24’与第二掺杂区14的距离D愈大时,晶体管30’崩溃的速度较慢。所以在此结构下，在ESD事件发生时，SCR会很快崩溃；而在正常操作时，SCR崩溃速度会很慢，也就是依照正常元件的状况，该崩溃时才崩溃。

以上实施例的机制包含Early breakdown以及穿隧效应，通过这两种机制可以在数个纳秒内迅速触发SCR。此外，栅极24’长度可以减少到深纳米的程度，以使得SCR可以在1纳秒之内启动。

在前面图1的说明中，焊垫28、栅极24和接地GND之间是一个RC电路。在上面的说明中，以最简单的电容C和电阻R来做例示说明。使用RC电路通常是使用在VDD和GND之间的保护。这是因为VDD上升速度是缓慢的，所以才可以使用RC电路。但是，若在一般的输入端，输入信号的上升是很快的，因此不易区分是否为ESD，所以通常不使用RC电路。

图2D所示的VDD控制电路40为一个例子。在正常操作下，会提供VDD，此时节点A会变成接地，而使得栅极24也是接地。当有ESD时，VDD会浮置。此时，节点A的电位会变成高电位（H），进而使此高电位施加到栅极24，进而导通SCR。

综上所述，由于本发明实施例的ESD保护电路并不是藉由N型金属氧化物半导体来触发,因此不会有寄生NPN二极管开启造成N型金属氧化物半导体损坏的风险,故无需使用大的漏极接触窗到栅极的距离（drain contactto gate spacing，DCGS）来避免接面崩熔（junction burns out）。本发明实施例的ESD保护装置的SRC不仅可以更快触发，而且可以在不影响开启速度的前提之下，缩短阳极至阴极之间的距离，节省布局面积。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1.一种静电放电保护电路装置，其特征在于其包括：

一基底，具有第一导电型；

一井区，具有第二导电型，位于该基底中；

一晶体管，包括：

一第一掺杂区，位于该基底中并延伸至该井区中；

一第二掺杂区，位于该基底中，与该第一掺杂区相邻；及

一栅极，位于该第一掺杂区与该第二掺杂区之间的该基底上；

一第三掺杂区，具有第二导电型，位于该基底中；

一第四掺杂区，具有第一导电型，位于该基底中，其中该第三掺杂区位于该第二掺杂区与该第四掺杂区之间；

一第五掺杂区，具有第一导电型，位于该井区中；以及

一第六掺杂区，具有第二导电型，位于该井区中，其中该第五掺杂区位于该第一掺杂区与该第六掺杂区之间，

其中该第五掺杂区与该第六掺杂区电性连接到一焊垫，且该第三掺杂区与该第四掺杂区电性连接到一接地端。

2.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该栅极与该第二掺杂区之间有一距离。

3.根据权利要求2所述的静电放电保护电路装置，其特征在于其中该晶体管还包括一淡掺杂区，该淡掺杂区与该第二掺杂区具有相同的导电型，且位于该栅极与该第二掺杂区之间的该基底中。

4.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该栅极与该第二掺杂区紧邻或重叠。

5.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该第六掺杂区、该井区、该第一掺杂区、该第二掺杂区、该基底、该第四掺杂区组成一第一放电路径。

6.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该第五掺杂区、该井区、该基底及该第三掺杂区组成一第二放电路径。

7.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该第一掺杂区具有该第二导电型。

8.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该第二掺杂区具有该第一导电型。

9.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该第一导电型为P型，该第二导电型为N型。

10.根据权利要求1所述的静电放电保护电路装置，其特征在于其中，当静电放电电压施加于该焊垫时，该静电放电电压耦合至该栅极。

11.一种静电放电保护电路装置，其特征在于其包括：

一基底，具有第一导电型；

一井区，具有第二导电型，位于该基底中；

一晶体管，包括：

一第一掺杂区，具有第二导电型，位于该基底中并延伸至该井区中；

一第二掺杂区，具有第一导电型，位于该基底中，与该第一掺杂区相邻；及

一第三掺杂区，具有第二导电型，位于该基底中；

一第五掺杂区，具有第一导电型，位于该井区中；以及

其中该第五掺杂区与该第六掺杂区电性连接到一焊垫，且该焊垫经由一电路分别电性连接到接地端与该栅极，该第三掺杂区与该第四掺杂区电性连接到接地端，且当静电放电电压施加于该焊垫时，该静电放电电压耦合至该栅极。

12.根据权利要求11所述的静电放电保护电路装置，其特征在于其中该电路为电容C与电阻R构成的RC电路，该栅极电性连接到与该电容C以及该电阻R连接的一节点。

13.根据权利要求11所述的静电放电保护电路装置，其特征在于其中该电路包括一控制电路。

14.根据权利要求11所述的静电放电保护电路装置，其特征在于其中该栅极与该第二掺杂区之间有一距离。

15.根据权利要求14所述的静电放电保护电路装置，其特征在于其中该晶体管还包括一淡掺杂区，其具有该第一导电型，位于该栅极与该第二掺杂区之间的该基底中。

16.根据权利要求11所述的静电放电保护电路装置，其特征在于其中该栅极与该第二掺杂区紧邻或重叠。

17.根据权利要求11所述的静电放电保护电路装置，其特征在于其中该第六掺杂区、该井区、该第一掺杂区、该第二掺杂区、该基底、该第四掺杂区组成一第一放电路径。

18.根据权利要求11所述的静电放电保护电路装置，其特征在于其中该第五掺杂区、该井区、该基底及该第三掺杂区组成一第二放电路径。

19.根据权利要求11所述的静电放电保护电路装置，其特征在于其中该第一导电型为P型；该第二导电型为N型。