JPS6035572A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6035572A JPS6035572A JP14369183A JP14369183A JPS6035572A JP S6035572 A JPS6035572 A JP S6035572A JP 14369183 A JP14369183 A JP 14369183A JP 14369183 A JP14369183 A JP 14369183A JP S6035572 A JPS6035572 A JP S6035572A
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- transistor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823406—Combination of charge coupled devices, i.e. CCD, or BBD
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、相補型半導体素子と埋込みチャネル型ＣＣ
Ｄｋ同一基板上に形成し、集積密度全高め、低消費電力
化などの電気的特性を改善した半導体装置の製造方法に
関する。
Ｄｋ同一基板上に形成し、集積密度全高め、低消費電力
化などの電気的特性を改善した半導体装置の製造方法に
関する。
（従来技術）
従来、ＣＣＤ素子部とその駆動回路部をワンテップＩＣ
化することが取扱いの便利さのために望まれている。
化することが取扱いの便利さのために望まれている。
ＣＯＤ素子との製造工程の容易さのため、駆動回路部ｋ
ＮＭＯ３）ランジスタで構成すると、消費電力が大きい
ため、発熱によるＣＯＤ素子への特性を悪化させる問題
があった。
ＮＭＯ３）ランジスタで構成すると、消費電力が大きい
ため、発熱によるＣＯＤ素子への特性を悪化させる問題
があった。
したがって、駆動回路を低消費電力動作が可能な０ＭＯ
３ＩＣ化することが望まれるが、製造工程が複雑になり
、製造歩留および製造コストが増加する欠点があった。
３ＩＣ化することが望まれるが、製造工程が複雑になり
、製造歩留および製造コストが増加する欠点があった。
ここで、従来のＮチャントランジスタによる周辺回路を
内蔵した埋込チャネル型ＣＯＤ素子について、第１図に
よシ概述する。この第１図は断面図として示したもので
ある。
内蔵した埋込チャネル型ＣＯＤ素子について、第１図に
よシ概述する。この第１図は断面図として示したもので
ある。
この第１図において、１はＰ型半専体基板、２は寄生ト
ランジスタ防止用のチャネルストップ層であり、ボロン
がイオン注入されている。また、３は埋込チャネル型Ｃ
ＣＤの埋込層、４はフィールド５１０２であシ、５，７
はそれぞれ第１および第２ゲート５ｉＯ１，７’はチャ
ネル不軸物、６，８はそれぞれ第１および第２ゲートポ
リシリコンである。
ランジスタ防止用のチャネルストップ層であり、ボロン
がイオン注入されている。また、３は埋込チャネル型Ｃ
ＣＤの埋込層、４はフィールド５１０２であシ、５，７
はそれぞれ第１および第２ゲート５ｉＯ１，７’はチャ
ネル不軸物、６，８はそれぞれ第１および第２ゲートポ
リシリコンである。
また、９はソース・ドレイン拡散層全示し、Ａは埋込チ
ャネル型ＣＣｌ）の領域を示し、ＢはＮチャネルトラン
ジスタによる周辺回路を示１゛。
ャネル型ＣＣｌ）の領域を示し、ＢはＮチャネルトラン
ジスタによる周辺回路を示１゛。
このような構造の埋込チャネル型ＣＣＤ素子は次に列挙
するごとき欠点を有している。
するごとき欠点を有している。
（１１１周辺回路を構成するトランジスタが増加すると
、ＮＭＯ８素子を使用しているため、消費電力の増加と
なシ、高集積化のためには、相補型トランジスタによシ
、周辺回路を構成した方が有利となる。
、ＮＭＯ８素子を使用しているため、消費電力の増加と
なシ、高集積化のためには、相補型トランジスタによシ
、周辺回路を構成した方が有利となる。
（２）、ＣＯＤ素子をホトセンサとして使用する場合、
入射光によりシリコン基板内部で電子が励起され、スミ
ア現象（にじみ覗２象）の問題が生じる。
入射光によりシリコン基板内部で電子が励起され、スミ
ア現象（にじみ覗２象）の問題が生じる。
（発明の目的）
この発明は、上記従来の欠点を除去するためになされた
もので、低消費電力化および高集積化が図れるとともに
、埋込みチャネルｆｆ１ｃｃＤＴｈホト七ンサとして使
用する場合、半畳ｓｉ＝板内部で発生する電子′ｌｒ、
Ｎ型半導体基板側へ吸収できるとともに、従来の製造方
法を利用できる半導体装置の製造方法全提供することを
目的とするつ（発明の概要） この発明の半導体装１６の製造方法は、半導体基板上に
５ｉｎｓ膜を形成し、Ｐチャネル型トランジスタを形成
する領域のみにこの５ｉ（ｈ膜を残存させてこれをマス
クとしてボロンイオン注入を行ってアニールし、ボロン
不純物層内にＮチャネルトランジスタおよび埋込チャネ
ルトランジスタを形成するとともにボロン不純物層り、
外にＮチャネルトランジスタ全形成するようにしたもの
である。
もので、低消費電力化および高集積化が図れるとともに
、埋込みチャネルｆｆ１ｃｃＤＴｈホト七ンサとして使
用する場合、半畳ｓｉ＝板内部で発生する電子′ｌｒ、
Ｎ型半導体基板側へ吸収できるとともに、従来の製造方
法を利用できる半導体装置の製造方法全提供することを
目的とするつ（発明の概要） この発明の半導体装１６の製造方法は、半導体基板上に
５ｉｎｓ膜を形成し、Ｐチャネル型トランジスタを形成
する領域のみにこの５ｉ（ｈ膜を残存させてこれをマス
クとしてボロンイオン注入を行ってアニールし、ボロン
不純物層内にＮチャネルトランジスタおよび埋込チャネ
ルトランジスタを形成するとともにボロン不純物層り、
外にＮチャネルトランジスタ全形成するようにしたもの
である。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第２図ないし第８図にその一
実施例の製造工程を示す図である。
て図面に基づき説明する。第２図ないし第８図にその一
実施例の製造工程を示す図である。
まず、第２図に示すように、１０〜１０ｃｎ１の不純物
濃度を有するＮ型半導体基板ｌＯ上に ・１０００℃の
ウェット酸素子中で８０００Ａの５ｉＯｔ膜１１全形成
する。
濃度を有するＮ型半導体基板ｌＯ上に ・１０００℃の
ウェット酸素子中で８０００Ａの５ｉＯｔ膜１１全形成
する。
次に、Ｐチャネルトランジスタ全形成する領域Ｅｔ−除
く領域の５ｉ（ｈ膜１１をホトリングラフィおよびエツ
チングによシ除去し、さらに、 ｉｏｏ。
く領域の５ｉ（ｈ膜１１をホトリングラフィおよびエツ
チングによシ除去し、さらに、 ｉｏｏ。
Ａの５ｉ０１膜１２を１０００℃のドライ酸素中にて形
成する。
成する。
この第２図において、Ｄは相補型半導体素子（以下、０
ＭＯ８と略称する）形成領域紮示し、また、Ｃは埋込み
チャネル型ＣＣＤ（以下、ＢＣＣＤと略す）形成領域を
示している。
ＭＯ８と略称する）形成領域紮示し、また、Ｃは埋込み
チャネル型ＣＣＤ（以下、ＢＣＣＤと略す）形成領域を
示している。
さらに、Ｓｉｇｈ ＦＩＡ １１ ′にマスクとして、
ボロンイオン１３を〜１０ ｃｍ 注入゛」−る。
ボロンイオン１３を〜１０ ｃｍ 注入゛」−る。
次に、第３図において、１２ｏｏ′ｃｅこて、３０時＃
Ｊ程度のアニール全行い、ボロン不純物層１４を７μ程
度の深さに形成する。
Ｊ程度のアニール全行い、ボロン不純物層１４を７μ程
度の深さに形成する。
次に、５ｉ０２ ｍｌ １ 、１２をすべて除去し、新
たに５ｉ０１膜１５ ｆ ５ （ＬＯＡ、 ５ｉｓＮｎ
ｆｌｆｋ １６ ’ｆｃ２０００Ａそれぞれ１０００’
Ｃのドライ［＋Ｃ中および減圧ＣＶＤ法によシ順次形成
する。
たに５ｉ０１膜１５ ｆ ５ （ＬＯＡ、 ５ｉｓＮｎ
ｆｌｆｋ １６ ’ｆｃ２０００Ａそれぞれ１０００’
Ｃのドライ［＋Ｃ中および減圧ＣＶＤ法によシ順次形成
する。
さらに、各アクティブ領域となる部分にホトレジストパ
ターン１７ｉホトリソグ２フィにより形成する。
ターン１７ｉホトリソグ２フィにより形成する。
次に、第４図に示す工程に移行する。この第４図に示す
工程では、ホトレジストパターン１７をマスクとして、
５ｉｓＮ４膜１６ ｆ （ＣＦ＜＋Ｏｘ ）プラズマに
てエツチングし、アクティブ層上にのみＳ ｒ３Ｎａ
Ｍ ｋ残存させ、さらに、寄生トランジスタ防止用のチ
ャ本レストツブ１８および１９をフォトリングラフィお
よびイオン注入にょシ形成する。
工程では、ホトレジストパターン１７をマスクとして、
５ｉｓＮ４膜１６ ｆ （ＣＦ＜＋Ｏｘ ）プラズマに
てエツチングし、アクティブ層上にのみＳ ｒ３Ｎａ
Ｍ ｋ残存させ、さらに、寄生トランジスタ防止用のチ
ャ本レストツブ１８および１９をフォトリングラフィお
よびイオン注入にょシ形成する。
ここで、チャネルストップ屑１８はＰチャネル型トラン
ジスタ用でア勺、チャネルストップ層１９ｔｉＮチャネ
ルトランジスタ用である。
ジスタ用でア勺、チャネルストップ層１９ｔｉＮチャネ
ルトランジスタ用である。
次に、上記ホトレジストノリ−ン１７を除去した後、第
５図に示す工程において、ウェット酸素中にて、フィー
ルド５ｉｎｓ膜２ｏｉ７ｏｏｏＸ〜１００００Ａ形成し
、次に、ドライ酸素中で５０ＯＡのＳｉＯ雪膜２１を形
成する。
５図に示す工程において、ウェット酸素中にて、フィー
ルド５ｉｎｓ膜２ｏｉ７ｏｏｏＸ〜１００００Ａ形成し
、次に、ドライ酸素中で５０ＯＡのＳｉＯ雪膜２１を形
成する。
さらに、フォトリングラフィによシ、ＤＣＣＤ形成領域
以外にレジストパターン２２に３ｕ成し、 ・これをマ
スクとして、イオン注入２３によりＮ型不純物を〜１０
１２ｃｍ−２注入する。
以外にレジストパターン２２に３ｕ成し、 ・これをマ
スクとして、イオン注入２３によりＮ型不純物を〜１０
１２ｃｍ−２注入する。
次に、第６図において、レジス） ａ＋ターン２２を除
去した後、１０００℃以上のドライ窒素中にてアニール
を数時間行い、Ｎ型不純物層２４會０．５〜１．０ μ
ｍ形成し、さらに、５ｔ（ｈ膜２１を希弗酸によシエッ
チングし、第１のゲート５ｉ（ｈ膜２５を１０００℃の
ドライ酸素中で３ｏｏＡ〜１５０、ＯＡ影形成る。
去した後、１０００℃以上のドライ窒素中にてアニール
を数時間行い、Ｎ型不純物層２４會０．５〜１．０ μ
ｍ形成し、さらに、５ｔ（ｈ膜２１を希弗酸によシエッ
チングし、第１のゲート５ｉ（ｈ膜２５を１０００℃の
ドライ酸素中で３ｏｏＡ〜１５０、ＯＡ影形成る。
このときの第１のグー）Ｓｉ（ｈ膜２５の厚さはＢＣＣ
Ｄ特性によシ選択される。次に、ＢＣＣＤの第１のゲー
ト電極形成用の高濃度の不純物を含むポリシリコン全減
圧ＣＶＤ法により、３０００〜５０００Ａ成長させ、ホ
トリングラフィおよび（ＣＦ４ ＋（ｈ ）プラズマエ
ツチングにより、埋込みチャネル型ＣＣＤの第１のゲー
ト電極２６を形成する。
Ｄ特性によシ選択される。次に、ＢＣＣＤの第１のゲー
ト電極形成用の高濃度の不純物を含むポリシリコン全減
圧ＣＶＤ法により、３０００〜５０００Ａ成長させ、ホ
トリングラフィおよび（ＣＦ４ ＋（ｈ ）プラズマエ
ツチングにより、埋込みチャネル型ＣＣＤの第１のゲー
ト電極２６を形成する。
次に、第７図に示す工程で、第１のグー）Ｓｉ（ｈ膜２
５を希弗酸によシエッチングし、第２のグー） ＳｉＯ
！膜２７ ’ｔ：３００〜１５００ Ａ形成ｆル。
５を希弗酸によシエッチングし、第２のグー） ＳｉＯ
！膜２７ ’ｔ：３００〜１５００ Ａ形成ｆル。
さらに、０ＭＯ８）ランジスタおよびＢＣＣＤの特性コ
ントロール用のイオン証人ｋ ”＝ ｌ （１” ”ｃ
ｍ−２行い、第２のゲート５ｔ（ｈ Ｍ ２７の下のト
ランジスタチャネル領域２７′の不純物分布全コントロ
ールする。
ントロール用のイオン証人ｋ ”＝ ｌ （１” ”ｃ
ｍ−２行い、第２のゲート５ｔ（ｈ Ｍ ２７の下のト
ランジスタチャネル領域２７′の不純物分布全コントロ
ールする。
次に、高継度の不純物全台むポリシリコンを減圧ＣＶＤ
法によシ、ａｏｏ、ｏ 〜５０００Ｘ成長させ、フォト
リングラフィおよび（ＣＦ４＋（ｈ）プラズマエツチン
グによシ、ＢＣＣＤの第２ゲート電極およびＣＭＯ８Ｉ
−ランジスタのゲート電極２８を形成する。
法によシ、ａｏｏ、ｏ 〜５０００Ｘ成長させ、フォト
リングラフィおよび（ＣＦ４＋（ｈ）プラズマエツチン
グによシ、ＢＣＣＤの第２ゲート電極およびＣＭＯ８Ｉ
−ランジスタのゲート電極２８を形成する。
次に、第８図に示す工程において、第２のグー）５ｉ０
２膜２７全希弗酸にて除去した後、９００℃〜１ｏｏｏ
℃のドライ酸素中にて２０（ＩＸの５１０２膜２９を形
成し、さらに、高濃イオン注入およびフォトリングラフ
ィによｐ、０ＭＯ８）ランジスタのソース・ドレイン拡
散層およびＢＣＣＤの拡散層３０を形成する。
２膜２７全希弗酸にて除去した後、９００℃〜１ｏｏｏ
℃のドライ酸素中にて２０（ＩＸの５１０２膜２９を形
成し、さらに、高濃イオン注入およびフォトリングラフ
ィによｐ、０ＭＯ８）ランジスタのソース・ドレイン拡
散層およびＢＣＣＤの拡散層３０を形成する。
以上説明したように、上記実施例では、Ｎ型半専体基板
ｌＯ上にＢＣＣＤおよび０Ｍ０８回路を形成し、０ＭＯ
８）ランジスタのＰチャネルトランジスタ以外ｔ″Ｐウ
ェル層で形成していゐので、以下に列挙するごとき利点
を有する。
ｌＯ上にＢＣＣＤおよび０Ｍ０８回路を形成し、０ＭＯ
８）ランジスタのＰチャネルトランジスタ以外ｔ″Ｐウ
ェル層で形成していゐので、以下に列挙するごとき利点
を有する。
（７）、低消費電力化および高集積化が図れる。
ＲへＢＣＣＤｋホトセンサとして使用する場合、半導体
基板内部で発生する電子ｔＮ型半導体側へ吸収できる。
基板内部で発生する電子ｔＮ型半導体側へ吸収できる。
Ｑ）、従来の製造方法を利用できる。
（発明の効果）
以上詳述したように、この発明の半導体装置の製造方法
によれば、半導体基板上にＳｉ０ｇ膜を形成し、Ｐチャ
ネル型トランジスタ全形成する領域のみにこのＳｉｇｈ
膜葡残任させてこれ全マスクとしてボロンイオン注入全
行つ°Ｃアニ〜ルし、ボロン不純物層内にＮチャネルト
ランジスタおよび埋込チャネルトランジスタ全形成する
とともにボロン不純物層以外にＮチャネルトランジスタ
全形成するようにしたので、低消費電力化、高集積化お
よびＢＣＣＤの特性向上に多大な効果音もたらすことが
できる。
によれば、半導体基板上にＳｉ０ｇ膜を形成し、Ｐチャ
ネル型トランジスタ全形成する領域のみにこのＳｉｇｈ
膜葡残任させてこれ全マスクとしてボロンイオン注入全
行つ°Ｃアニ〜ルし、ボロン不純物層内にＮチャネルト
ランジスタおよび埋込チャネルトランジスタ全形成する
とともにボロン不純物層以外にＮチャネルトランジスタ
全形成するようにしたので、低消費電力化、高集積化お
よびＢＣＣＤの特性向上に多大な効果音もたらすことが
できる。
これにともない、周辺回路内蔵型のＢＣＣＤｔ−利用し
たデバイスに適用できるものでａ）６゜
たデバイスに適用できるものでａ）６゜
第１図は従来のＮチャネルトランジスタによる周辺回路
全内蔵した埋込チャネル型ＣＣＤ素子の断面図、第２図
ないし第８図はそれぞれこの発明の半導体装置の製造方
法の一実施例の工程説明図である。 １０・・・Ｎ型半導体基板、１１，１２，１５゜２１．
２９・・・５ｉｆｔ膜、１３・・・ボロンイオン、１４
・・・ボロン不純物層、１６・・・Ｓｉ３Ｎ４．１７・
・・ホトレジストパターン、１８．１９・・チャネルス
トップ層、２０・・・フィールド５ｔ（ｈ膜、２２・・
・レジストパターン、２３・・・イオン注入、２４・・
・Ｎ型不純物屑、２５・・・第１のグー）Ｓｉ０ｇ膜、
２６・・・第１のゲート電極、２７・・・第２のゲート
Ｓｉ０ｇ膜、２７′・・・トランジスタチャネル領域、
２８・・・ゲート電極、３０・・・ソース・ドレイン拡
散層およびＢＣＣＤの拡散層。 手続補正書 昭和５３年ξ′Ｂ月−９日 特許庁長官 若 杉 和失敗 １、事件の表示 昭和５８年 特 許 願第 １４３６９１ 号２、発明
の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖知気工渠株式会社 ４、代理人 ５、補正命令の日刊 昭和 年 月 日（自発）６、補
正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 捌１ｖつ門酬キ （１）明細書８頁３行「２７」をｒ ２７’Ｊと訂正す
る。 手続補正書 昭和５８年で０月２３「１ 特許庁長官着 杉 和 失敗 １、事件の表示 昭和５８年 特 許 願第１４３６９１ 号２、発明の
名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖知気工渠株式会社 ４、代理人 ５、補正命令の１１伺 昭和 年 月 日 （自発）６
、補正の対象 明細１ｊの９９許粕求の＆囲、発明の詳細な説ゆ３およ
び図面の簡単な説明の各欄 ７、補正の内容 別紙の通り ７ 補正の内容 １）明細１の「２特許請求の範囲」を別糺の通９訂正す
る。 ２）明細書２頁６行「よるＣＣＤ素子への」を「よ！Ｊ
ＣＣＤ素子の」と訂正する。 ３）同４負１１行「トランジスタ」７Ｌ［型ＣＣＤ Ｊ
と訂正する。 ４）向４頁１２行ｒＮＪを「Ｐ」と訂正する。 ５）同４頁末行「子」全削除する。 ６）四６頁７行「させ、さらに」を「させ、上記ホトレ
ジストパターン１７を除去した後はらに」と打圧する。 ７）同６頁１２行「ジスタ用」を［ジスタ及びＢＣＣＤ
用」と訂正する。 ８）同６頁１３行および１４行「上記ホトレジストパタ
ーン１フ全除去した後、」を削除する。 ９）四６頁１６行「形成し、次に、ドライ」を「形成し
、芒らに５ｉ３Ｎｎ膜１６及び５ｉｎ２膜１５を除去し
た後、１０００℃のドライ」と訂正する。 １０）同８貞３行「スタチャ坏ル」を［スタ及びＢＣＣ
Ｄのチャネル」と訂正する。 １１）同８頁１４行「高崎イオン注入」を「高龜度イオ
ン注入」と訂正する。 １２）同９貞１５行「トランジスタ」葡「型ＣＣＩＪ」
と訂正する。 １３）同９頁１６行ｒＮ、４を「Ｐ」と訂正１−る。 １４）ｌＨＪｔｏ頁１６行「ジスタチャネル」ヲ「ジス
タ及びＢＣＣＤのチャネル」と訂正する。 ２、特許請求の範囲 半一体基板上にＳｉＯ２膜を形成してＰチャネル型トラ
ンジスタ全形成する領域のみＶにの５ｉＣｈ膜を残存ζ
ぜる工程と、この残存袋ノシた５１０２膜をマスクとし
てボロンイオン注入會行いかつアニールしてボロン不純
物＃全形成する工程と、このボロン不純物層内にＮチャ
ネルトランジスタおよび埋込チャネル型ＣＣＤ’に形成
する１８と、上記ボｏン不純物層り、外にＰチャ洋ルト
ランジスタを形成する工程とよシｌる半導体装Ｗ１の製
造方法。
全内蔵した埋込チャネル型ＣＣＤ素子の断面図、第２図
ないし第８図はそれぞれこの発明の半導体装置の製造方
法の一実施例の工程説明図である。 １０・・・Ｎ型半導体基板、１１，１２，１５゜２１．
２９・・・５ｉｆｔ膜、１３・・・ボロンイオン、１４
・・・ボロン不純物層、１６・・・Ｓｉ３Ｎ４．１７・
・・ホトレジストパターン、１８．１９・・チャネルス
トップ層、２０・・・フィールド５ｔ（ｈ膜、２２・・
・レジストパターン、２３・・・イオン注入、２４・・
・Ｎ型不純物屑、２５・・・第１のグー）Ｓｉ０ｇ膜、
２６・・・第１のゲート電極、２７・・・第２のゲート
Ｓｉ０ｇ膜、２７′・・・トランジスタチャネル領域、
２８・・・ゲート電極、３０・・・ソース・ドレイン拡
散層およびＢＣＣＤの拡散層。 手続補正書 昭和５３年ξ′Ｂ月−９日 特許庁長官 若 杉 和失敗 １、事件の表示 昭和５８年 特 許 願第 １４３６９１ 号２、発明
の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖知気工渠株式会社 ４、代理人 ５、補正命令の日刊 昭和 年 月 日（自発）６、補
正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 捌１ｖつ門酬キ （１）明細書８頁３行「２７」をｒ ２７’Ｊと訂正す
る。 手続補正書 昭和５８年で０月２３「１ 特許庁長官着 杉 和 失敗 １、事件の表示 昭和５８年 特 許 願第１４３６９１ 号２、発明の
名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖知気工渠株式会社 ４、代理人 ５、補正命令の１１伺 昭和 年 月 日 （自発）６
、補正の対象 明細１ｊの９９許粕求の＆囲、発明の詳細な説ゆ３およ
び図面の簡単な説明の各欄 ７、補正の内容 別紙の通り ７ 補正の内容 １）明細１の「２特許請求の範囲」を別糺の通９訂正す
る。 ２）明細書２頁６行「よるＣＣＤ素子への」を「よ！Ｊ
ＣＣＤ素子の」と訂正する。 ３）同４負１１行「トランジスタ」７Ｌ［型ＣＣＤ Ｊ
と訂正する。 ４）向４頁１２行ｒＮＪを「Ｐ」と訂正する。 ５）同４頁末行「子」全削除する。 ６）四６頁７行「させ、さらに」を「させ、上記ホトレ
ジストパターン１７を除去した後はらに」と打圧する。 ７）同６頁１２行「ジスタ用」を［ジスタ及びＢＣＣＤ
用」と訂正する。 ８）同６頁１３行および１４行「上記ホトレジストパタ
ーン１フ全除去した後、」を削除する。 ９）四６頁１６行「形成し、次に、ドライ」を「形成し
、芒らに５ｉ３Ｎｎ膜１６及び５ｉｎ２膜１５を除去し
た後、１０００℃のドライ」と訂正する。 １０）同８貞３行「スタチャ坏ル」を［スタ及びＢＣＣ
Ｄのチャネル」と訂正する。 １１）同８頁１４行「高崎イオン注入」を「高龜度イオ
ン注入」と訂正する。 １２）同９貞１５行「トランジスタ」葡「型ＣＣＩＪ」
と訂正する。 １３）同９頁１６行ｒＮ、４を「Ｐ」と訂正１−る。 １４）ｌＨＪｔｏ頁１６行「ジスタチャネル」ヲ「ジス
タ及びＢＣＣＤのチャネル」と訂正する。 ２、特許請求の範囲 半一体基板上にＳｉＯ２膜を形成してＰチャネル型トラ
ンジスタ全形成する領域のみＶにの５ｉＣｈ膜を残存ζ
ぜる工程と、この残存袋ノシた５１０２膜をマスクとし
てボロンイオン注入會行いかつアニールしてボロン不純
物＃全形成する工程と、このボロン不純物層内にＮチャ
ネルトランジスタおよび埋込チャネル型ＣＣＤ’に形成
する１８と、上記ボｏン不純物層り、外にＰチャ洋ルト
ランジスタを形成する工程とよシｌる半導体装Ｗ１の製
造方法。
Claims (1)
- 半導体基板上に８１０２膜を形成してＰチャネル型トラ
ンジスタを形成する領域のみにこのＳｉｇｈ膜を残存さ
せる工程と、この残存された５ｔｏ２膜をマスクとして
ボロンイオン注入全行いかつアニールしてボロン不純物
層全形成する工程と、このボロン不純物層内にＮチャネ
ルトランジスタおよび埋込チャネルトランジスタを形成
する工程と、上記ボロン不純物層以外にＮチャネルトラ
ンジスタを形成する工程とよシなる半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14369183A JPS6035572A (ja) | 1983-08-08 | 1983-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14369183A JPS6035572A (ja) | 1983-08-08 | 1983-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035572A true JPS6035572A (ja) | 1985-02-23 |
Family
ID=15344712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14369183A Pending JPS6035572A (ja) | 1983-08-08 | 1983-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035572A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270859A (ja) * | 1985-05-27 | 1986-12-01 | Oki Electric Ind Co Ltd | Ｃｍｏｓ型半導体装置の製造方法 |
| JPS6436073A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Manufacture of semiconductor device |
| JPH01194348A (ja) * | 1988-01-28 | 1989-08-04 | Nec Corp | 半導体装置 |
| US5705837A (en) * | 1990-07-06 | 1998-01-06 | Fuji Photo Film Co., Ltd. | Solid-state image pick-up device of the charge-coupled device type synchronizing drive signals for a full-frame read-out |
-
1983
- 1983-08-08 JP JP14369183A patent/JPS6035572A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270859A (ja) * | 1985-05-27 | 1986-12-01 | Oki Electric Ind Co Ltd | Ｃｍｏｓ型半導体装置の製造方法 |
| JPS6436073A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Manufacture of semiconductor device |
| EP0305742A1 (en) * | 1987-07-31 | 1989-03-08 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device having CCD and peripheral circuit |
| US4859624A (en) * | 1987-07-31 | 1989-08-22 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device having CCD and peripheral circuit |
| JPH01194348A (ja) * | 1988-01-28 | 1989-08-04 | Nec Corp | 半導体装置 |
| US5705837A (en) * | 1990-07-06 | 1998-01-06 | Fuji Photo Film Co., Ltd. | Solid-state image pick-up device of the charge-coupled device type synchronizing drive signals for a full-frame read-out |
| US5894143A (en) * | 1990-07-06 | 1999-04-13 | Fuji Photo Film Co., Ltd. | Solid-state image pick-up device for the charge-coupled device type synchronizing drive signals for a full-frame read-out |
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