JPS586237B2 - フキハツセイハンドウタイキオクソウチ - Google Patents
フキハツセイハンドウタイキオクソウチInfo
- Publication number
- JPS586237B2 JPS586237B2 JP50071763A JP7176375A JPS586237B2 JP S586237 B2 JPS586237 B2 JP S586237B2 JP 50071763 A JP50071763 A JP 50071763A JP 7176375 A JP7176375 A JP 7176375A JP S586237 B2 JPS586237 B2 JP S586237B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- memory
- memory transistor
- type
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/686—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection using hot carriers produced by avalanche breakdown of PN junctions, e.g. floating gate avalanche injection MOS [FAMOS]
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は新規な構造を有する不揮発性半導体記憶装置
に関し、特に、新規な構造を有する書き換え可能な不揮
発性半導体記憶装置用メモリセル．に関する。
に関し、特に、新規な構造を有する書き換え可能な不揮
発性半導体記憶装置用メモリセル．に関する。
不揮発性の半導体記憶装置は一般にＰチャンネルのエン
ハンスメント型のスタックドゲートトランジスタを用い
、このスタックドゲートに電子を注入しチャンネを形成
をすることにより書込んで，いるが、最近動作速度の早
いＮチャンネルトランジスタを用いた累積回路が望まれ
、特に不揮発性メモリの分野でもそれが望まれる。
ハンスメント型のスタックドゲートトランジスタを用い
、このスタックドゲートに電子を注入しチャンネを形成
をすることにより書込んで，いるが、最近動作速度の早
いＮチャンネルトランジスタを用いた累積回路が望まれ
、特に不揮発性メモリの分野でもそれが望まれる。
しかし、Ｎチャンネルのトランジスタメモリでは、スタ
ックドゲートに正孔を注入して書込まざるを得なくなり
、よって動作速度が落ちる欠点がある。
ックドゲートに正孔を注入して書込まざるを得なくなり
、よって動作速度が落ちる欠点がある。
本発明の目的は動作速度の速いＮチャンネルの不揮発性
半導体記憶装置を提供するものである。
半導体記憶装置を提供するものである。
本発明の不揮発性半導体記憶装置用メモリセルはＰ型半
導体基体上に作製されたＮチャンネルデイブレツション
型スタックドゲートＭＯＳ電界効果メモリトランジスタ
と、同一基体上に作製されこのメモリトランジスタに直
列接続されたスイッチ用Ｎチヤンネルエンハンスメント
型ＭＯＳ電界効果トランジスタより成る。
導体基体上に作製されたＮチャンネルデイブレツション
型スタックドゲートＭＯＳ電界効果メモリトランジスタ
と、同一基体上に作製されこのメモリトランジスタに直
列接続されたスイッチ用Ｎチヤンネルエンハンスメント
型ＭＯＳ電界効果トランジスタより成る。
さらにこのメモリトランジスタではドレインＮ型拡散領
域に少くとも一部接して基体より導電型不純物濃度の高
いＰ型拡散領域が追加されていると共に、メモリトラン
ジスタの制御ゲート電極はスイッチ用トランジスタのド
レインＮ型拡散領域に接続されている。
域に少くとも一部接して基体より導電型不純物濃度の高
いＰ型拡散領域が追加されていると共に、メモリトラン
ジスタの制御ゲート電極はスイッチ用トランジスタのド
レインＮ型拡散領域に接続されている。
本発明のメモリセルに書き込みを行うには、スイッチ用
トランジスタのゲート電極に正電圧を印加してスイッチ
用トランジスタを導通状態とし、このスイッチ用トラン
ジスタを通してメモリトランジスタのドレインに正の高
電圧を印加することによりメモリトランジスタのドレイ
ンＮ型拡散領域とＰ型拡散領域との間にアバランシエブ
レークダウンを発生させる。
トランジスタのゲート電極に正電圧を印加してスイッチ
用トランジスタを導通状態とし、このスイッチ用トラン
ジスタを通してメモリトランジスタのドレインに正の高
電圧を印加することによりメモリトランジスタのドレイ
ンＮ型拡散領域とＰ型拡散領域との間にアバランシエブ
レークダウンを発生させる。
この際、本発明メモリセルの構成法より必然的にメモリ
トランジスタの制御ゲート電極には上記ブレークダウン
電圧より高い正電圧が印加されている為、アバランシエ
ブレークダウンによって発生した高エネルギーの電子−
正孔対の内、電子だけを選択的にメモリトランジスタの
浮遊ゲート電極に注入することができる。
トランジスタの制御ゲート電極には上記ブレークダウン
電圧より高い正電圧が印加されている為、アバランシエ
ブレークダウンによって発生した高エネルギーの電子−
正孔対の内、電子だけを選択的にメモリトランジスタの
浮遊ゲート電極に注入することができる。
本発明メモリセルに於けるメモリトランジスタではゲー
ト絶縁膜直下の基体表面に、ドレインＮ型拡散領域に少
くとも一部接して基体より導電型不純物濃度の高いＰ型
拡散領域が追加されているので、電子注入の為のブレー
クダウン電圧を下げかつ電子の注入効果を大巾に向上さ
せることが可能である。
ト絶縁膜直下の基体表面に、ドレインＮ型拡散領域に少
くとも一部接して基体より導電型不純物濃度の高いＰ型
拡散領域が追加されているので、電子注入の為のブレー
クダウン電圧を下げかつ電子の注入効果を大巾に向上さ
せることが可能である。
このことは本発明メモリセルを用いてＩＣ化する場合に
特に有利である。
特に有利である。
即ち書き込み時に於いてアバランシエブレークダウンの
発生をメモリトランジスタの所要の個所にのみ限定し、
ＩＣの他の回路部分では全くブレークダウンが発生しな
い様に出来る。
発生をメモリトランジスタの所要の個所にのみ限定し、
ＩＣの他の回路部分では全くブレークダウンが発生しな
い様に出来る。
この様に、メモリトランジスタのデイブレツション型の
場合を例えば“０”の状態とし、これに対し浮遊ゲート
に電子を注入することによりエンハンスメント型に変化
した場合を“１”の状態とする不揮発性記憶動作が達成
される。
場合を例えば“０”の状態とし、これに対し浮遊ゲート
に電子を注入することによりエンハンスメント型に変化
した場合を“１”の状態とする不揮発性記憶動作が達成
される。
本発明のメモリセルで消去を行うには大きく分けて次の
二つの方法が可能である。
二つの方法が可能である。
即ち一つは、電子注入を行ったメモリトランジスタにＸ
線、紫外線等の高エネルギー線を照射して、浮遊ゲート
内の電子をエネルギー励起し基体側に放出させ、メモリ
トランジスタをエンハンスメント型からデイブレツショ
ン型に戻す方法である。
線、紫外線等の高エネルギー線を照射して、浮遊ゲート
内の電子をエネルギー励起し基体側に放出させ、メモリ
トランジスタをエンハンスメント型からデイブレツショ
ン型に戻す方法である。
他の一つは、消去も電気的に行う方法である。
これはメモリトランジスタの制御ゲートとスイッチ用ト
ランジスタのドレインとを接地し、メモリトランジスタ
のソースに正の高電圧を印加して、ソースＮ型拡散領域
とＰ型基体との間にアバランシエブレークダウンを発生
させる。
ランジスタのドレインとを接地し、メモリトランジスタ
のソースに正の高電圧を印加して、ソースＮ型拡散領域
とＰ型基体との間にアバランシエブレークダウンを発生
させる。
この際、浮遊ゲート電極は電子の注入により負電位にな
っているので、上記ブレークダウンにより発生した高エ
ネルギーの電子−正孔対の内正孔が選択的にゲート絶縁
膜を通して浮遊ゲートに注入され、既に注入されている
電子電荷を相殺する為、メモリトランジスタはエンハン
スメント型からデイプレツション型に変化する。
っているので、上記ブレークダウンにより発生した高エ
ネルギーの電子−正孔対の内正孔が選択的にゲート絶縁
膜を通して浮遊ゲートに注入され、既に注入されている
電子電荷を相殺する為、メモリトランジスタはエンハン
スメント型からデイプレツション型に変化する。
従って本発明によれば、電気的にも書き換え可能な不揮
発性半導体記憶装置用メモリセルな容易に実現すること
が出来る。
発性半導体記憶装置用メモリセルな容易に実現すること
が出来る。
又本発明メモリセルはスイッチ用ＭＯＳ型トランジスタ
のゲートとドレインとによりフルデコードできるので、
大容量不揮発性半導体記憶装置への応用も容易である。
のゲートとドレインとによりフルデコードできるので、
大容量不揮発性半導体記憶装置への応用も容易である。
さらに本発明メモリセルに於いては、メモリトランジス
タのドレインＮ型拡散領域に少くとも一部接して追加さ
れた基体より導電型不純物濃度の高いＰ型拡散領域の存
在により、書き込み時の電圧を低《、書き込み速度を速
くすることができるとともに、書き込み時のアバランシ
エブレークダウンの発生をメモリトランジスタの一部に
のみ限定できるので信頼性が高く、かつ書き込み歩留り
の高い不揮発性半導体記憶装置用メモリセルを提供する
ことが可能である。
タのドレインＮ型拡散領域に少くとも一部接して追加さ
れた基体より導電型不純物濃度の高いＰ型拡散領域の存
在により、書き込み時の電圧を低《、書き込み速度を速
くすることができるとともに、書き込み時のアバランシ
エブレークダウンの発生をメモリトランジスタの一部に
のみ限定できるので信頼性が高く、かつ書き込み歩留り
の高い不揮発性半導体記憶装置用メモリセルを提供する
ことが可能である。
次に本発明を実施例につき図面を参照しながら詳しく説
明する。
明する。
第１図Ａ，Ｂはそれぞれ本発明不揮発性半導体記憶装置
用メモリセルの断面模型図、平面模型図を示す。
用メモリセルの断面模型図、平面模型図を示す。
第１図に於いて比抵抗約１０Ω一ｃｍのＰ型単結晶シリ
コン半導体基体１の一主平面２の近傍に約１０００℃で
の高温リン拡散によって形成された表面濃度約１０１９
／ｃｍ、深さ約１．７μのＮ型拡散領域、即ちスタック
ドゲート型メモリトランジスタのソース領域３、メモリ
トランジスタのドレインとスイッチ用ＭＯＳ型トランジ
スタのソースとの共通領域４、スイッチ用トランジスタ
のドレイン領域５とが間隔を置いて設けられている。
コン半導体基体１の一主平面２の近傍に約１０００℃で
の高温リン拡散によって形成された表面濃度約１０１９
／ｃｍ、深さ約１．７μのＮ型拡散領域、即ちスタック
ドゲート型メモリトランジスタのソース領域３、メモリ
トランジスタのドレインとスイッチ用ＭＯＳ型トランジ
スタのソースとの共通領域４、スイッチ用トランジスタ
のドレイン領域５とが間隔を置いて設けられている。
６はメモリトランジスタとスイッチ用トランジスタとの
ゲート絶縁膜で、基体シリコンの約１０００℃での高温
熱酸化法によって形成された膜厚約１０００ÅのＳｉＯ
２膜であり、７は同様に形成された膜厚約１μのフィー
ルドＳｉＯ２膜である。
ゲート絶縁膜で、基体シリコンの約１０００℃での高温
熱酸化法によって形成された膜厚約１０００ÅのＳｉＯ
２膜であり、７は同様に形成された膜厚約１μのフィー
ルドＳｉＯ２膜である。
８はＳｉＨ４の約５００℃での高温熱分解によって形成
した多結晶シリコンよりなるメモリトランジスタの浮遊
ゲート電極、９は同様に形成したスイッチ用トランジス
タの多結晶シリコンゲート電極である。
した多結晶シリコンよりなるメモリトランジスタの浮遊
ゲート電極、９は同様に形成したスイッチ用トランジス
タの多結晶シリコンゲート電極である。
１０，１１，１２はＳｉＯ２膜に穿たれたコンタクト孔
で、それぞれ膜厚約１．２μのアルミニウム膜により形
成されたメモリトランジスタのソース電極１３、スイッ
チ用トランジスタのゲート引き出し電極１５、スイッチ
用トランジスタのドレイン電極１６への接続の為のもの
である。
で、それぞれ膜厚約１．２μのアルミニウム膜により形
成されたメモリトランジスタのソース電極１３、スイッ
チ用トランジスタのゲート引き出し電極１５、スイッチ
用トランジスタのドレイン電極１６への接続の為のもの
である。
１４はアルミニウム膜よりなるメモリトランジスタの制
御ゲート電極で、スイッチ用トランジスタのドレイン電
極１６に接続されている。
御ゲート電極で、スイッチ用トランジスタのドレイン電
極１６に接続されている。
１７はメモリトランジスタをデイブレツション型にする
為にエネルギー約１５０ＫｅＶ、ドーズ量約１０１２／
ｃｍ２でイオン注入技術を利用して形成した低濃度Ｎ型
領域であり、１８はメモリトランジスタのゲート絶縁膜
直下の基体表面に一部Ｎ型領域４に接して設けられた、
基体１より導電型不純物濃度の高い表面濃度約１０１７
／ｃｍ２のＰ型ボロン拡散領域である。
為にエネルギー約１５０ＫｅＶ、ドーズ量約１０１２／
ｃｍ２でイオン注入技術を利用して形成した低濃度Ｎ型
領域であり、１８はメモリトランジスタのゲート絶縁膜
直下の基体表面に一部Ｎ型領域４に接して設けられた、
基体１より導電型不純物濃度の高い表面濃度約１０１７
／ｃｍ２のＰ型ボロン拡散領域である。
このメモリセル各部のパターン形状の決定は標準の写真
蝕刻法によるマスクとツチング技術を利用して行った。
蝕刻法によるマスクとツチング技術を利用して行った。
この様にして作製した本発明メモリセルでは一例として
基体電圧−５Ｖ、スイッチ用トランジスタのゲート電圧
２０Ｖ、メモリトランジスタのソースＯＰＥＮの時、メ
モリトランジスタの制御ゲートスイッチ用トランジスタ
のドレインとの共通端子に２５Ｖの書込パルス電圧を印
加した所、数１０ｍｓでメモリトランジスタはフローテ
イングゲートから見た闘値電圧が約−５Ｖのデイブレツ
ション型から、約＋５Ｖのエンハンスメント型に変化し
、即ち“書込”が出来た。
基体電圧−５Ｖ、スイッチ用トランジスタのゲート電圧
２０Ｖ、メモリトランジスタのソースＯＰＥＮの時、メ
モリトランジスタの制御ゲートスイッチ用トランジスタ
のドレインとの共通端子に２５Ｖの書込パルス電圧を印
加した所、数１０ｍｓでメモリトランジスタはフローテ
イングゲートから見た闘値電圧が約−５Ｖのデイブレツ
ション型から、約＋５Ｖのエンハンスメント型に変化し
、即ち“書込”が出来た。
一度書込を行った本発明メモリセルに例えば波長Å＝２
３５７Åの水銀ランプによる紫外線を照射した所、数分
で浮遊ゲート中に注入された電子は基体側に放出され、
メモリトランジスタはエンハンスメント型から初期のデ
イブレツション型に戻り、即ち“消去”が出来た。
３５７Åの水銀ランプによる紫外線を照射した所、数分
で浮遊ゲート中に注入された電子は基体側に放出され、
メモリトランジスタはエンハンスメント型から初期のデ
イブレツション型に戻り、即ち“消去”が出来た。
あるいは又、書込を行った本発明メモリセルに於いて、
例えば基体電圧−１０Ｖ、スイッチ用トランジスタのゲ
ート電圧ＯＶ、メモリトランジスタの制御ゲートとスイ
ッチ用トランジスタのドレインとの共通端子電圧ＯＶの
時、メモリトランジスタのソースに約３０Ｖの電圧を印
加した所浮遊ゲートへの正孔注入により数１０秒で電気
的に“消去”することもできた。
例えば基体電圧−１０Ｖ、スイッチ用トランジスタのゲ
ート電圧ＯＶ、メモリトランジスタの制御ゲートとスイ
ッチ用トランジスタのドレインとの共通端子電圧ＯＶの
時、メモリトランジスタのソースに約３０Ｖの電圧を印
加した所浮遊ゲートへの正孔注入により数１０秒で電気
的に“消去”することもできた。
又本発明メモリセルは“書込”⇔“消去”の繰り返し動
作、書込んだ情報の保持等に関しても非常に優れた特性
を示した。
作、書込んだ情報の保持等に関しても非常に優れた特性
を示した。
第２図は本発明不揮発性半導体記憶装置用メモリセルの
他の実施例を示す断面模型図である。
他の実施例を示す断面模型図である。
第２図に於いて第１図と同一番号の部分はデバイスの同
一個所を示している。
一個所を示している。
第２図では第１図に比べ、メモリトランジスタのゲート
ＳｉＯ２膜６がドレイン近傍で膜厚約６００Åと一部薄
くなっている（１９）。
ＳｉＯ２膜６がドレイン近傍で膜厚約６００Åと一部薄
くなっている（１９）。
この一部薄いゲートＳｉＯ２膜１９の存在により、書込
即ち浮遊ゲートへの電子の注入効率を大巾に向上させる
ことが出来た。
即ち浮遊ゲートへの電子の注入効率を大巾に向上させる
ことが出来た。
第３図は本発明メモリセルのさらに他の実施例を示す断
面模型図である。
面模型図である。
第３図では、第１図に比べ電気的消去特性を向」ニさせ
る目的で、正孔の浮遊ゲートへの注入が起るメモリトラ
ンジスタのソース領域近傍でゲートＳｉＯ２膜６が一部
約６００Åと薄くなっている（２０）。
る目的で、正孔の浮遊ゲートへの注入が起るメモリトラ
ンジスタのソース領域近傍でゲートＳｉＯ２膜６が一部
約６００Åと薄くなっている（２０）。
第４図は本発明メモリセルのさらに他の実施例を示す断
面模型図である。
面模型図である。
第４図は第２図、第３図の実施例を組み合せたもので、
メモリトランジスタのケートＳｉＯ２膜６はソース、ド
レイン両領域近傍で膜厚約６００Åと薄くなっており、
これによって電子、正孔の浮遊ゲートへの注入効率を上
げ、書込、消去特性を向上させている。
メモリトランジスタのケートＳｉＯ２膜６はソース、ド
レイン両領域近傍で膜厚約６００Åと薄くなっており、
これによって電子、正孔の浮遊ゲートへの注入効率を上
げ、書込、消去特性を向上させている。
第５図は本発明メモリセルのさらに他の実施例を示す断
面模型図であり、第４図の変形を示している。
面模型図であり、第４図の変形を示している。
第５図では書込、消去特性を向上させる為に、メモリト
ランジスタのゲートＳｉＯ２膜は、スイッチ用トランジ
スタのゲートＳｉＯ２膜６に比べ全面に渡って膜厚約６
００Åと薄くなっている。
ランジスタのゲートＳｉＯ２膜は、スイッチ用トランジ
スタのゲートＳｉＯ２膜６に比べ全面に渡って膜厚約６
００Åと薄くなっている。
以上、上述の実施例は単に例示の為のものであり、本発
明がこれに限定されるものでないことは本文の説明より
明らかである。
明がこれに限定されるものでないことは本文の説明より
明らかである。
例えばシリコン半導体基体や各部拡散領域の不純物濃度
、ゲートＳｉＯ２やフィールドＳｉＯ２の膜厚を変える
こともできるし、さらには装置各部の材料や製法の変更
も可能である。
、ゲートＳｉＯ２やフィールドＳｉＯ２の膜厚を変える
こともできるし、さらには装置各部の材料や製法の変更
も可能である。
又書込、消去、読出し動作に際して装置各部に印加する
電圧の大きさ等も各種デバイスパラメータや使用条件に
応じて適宜選択可能である。
電圧の大きさ等も各種デバイスパラメータや使用条件に
応じて適宜選択可能である。
要するにこの明細書及び特許請求の範囲に記載された如
き、この発明の精神と範囲とを逸脱することなく、種々
の改変をこなすことができる。
き、この発明の精神と範囲とを逸脱することなく、種々
の改変をこなすことができる。
第１図Ａ，Ｂは本発明の不揮発性半導体記憶装置用メモ
リセルの一実施例を示す断面模型図、平面模型図であり
、第２図ないし第５図はそれぞれ本発明メモリセルの他
の実施例を示す断面模型図である。 １・・・・・・単結晶Ｐ型シリコン半導体基体、２・・
・・・・基体の一主平面、３・・・・・・メモリトラン
ジスタのソースＮ型拡散領域、４・・・・・・メモリト
ランジスタのドレインとスイッチ用トランジスタのソー
スとの共通Ｎ型拡散領域、５・・・・・・スイッチ用ト
ランジスタのドレインＮ型拡散領域、６・・・・・・メ
モリトランジスタとスイッチ用トランジスタのゲートＳ
ｉＯ２膜、７・・・・・・フィールドＳｉＯ２膜、８・
・・・・・多結晶シリコン浮遊ゲート電極、９・・・・
・・多結晶シリコンゲート電極、１０，１１，１２・・
・・・・コンタクト孔、１３，１４，１５，１６・・・
・・・アルミニウムのソース、制御ゲート、ゲート、ド
レイン電極、１７・・・・・・低濃度Ｎ型層、１８・・
・・・・基体より導電型不純物濃度の高いＰ型拡散領域
、１９，２０，２１・・・・・・メモリトランジスタの
薄いゲートＳｉＯ２膜。
リセルの一実施例を示す断面模型図、平面模型図であり
、第２図ないし第５図はそれぞれ本発明メモリセルの他
の実施例を示す断面模型図である。 １・・・・・・単結晶Ｐ型シリコン半導体基体、２・・
・・・・基体の一主平面、３・・・・・・メモリトラン
ジスタのソースＮ型拡散領域、４・・・・・・メモリト
ランジスタのドレインとスイッチ用トランジスタのソー
スとの共通Ｎ型拡散領域、５・・・・・・スイッチ用ト
ランジスタのドレインＮ型拡散領域、６・・・・・・メ
モリトランジスタとスイッチ用トランジスタのゲートＳ
ｉＯ２膜、７・・・・・・フィールドＳｉＯ２膜、８・
・・・・・多結晶シリコン浮遊ゲート電極、９・・・・
・・多結晶シリコンゲート電極、１０，１１，１２・・
・・・・コンタクト孔、１３，１４，１５，１６・・・
・・・アルミニウムのソース、制御ゲート、ゲート、ド
レイン電極、１７・・・・・・低濃度Ｎ型層、１８・・
・・・・基体より導電型不純物濃度の高いＰ型拡散領域
、１９，２０，２１・・・・・・メモリトランジスタの
薄いゲートＳｉＯ２膜。
Claims (1)
- １ 所定のＰ型半導体基体の一主平面近傍に間隔を置い
て設けられたＮ型のソース、ドレイン領域と、該二領域
間の基体表面上にゲート絶縁膜と、該ゲート絶縁膜上に
形成された浮遊ゲート電極と、該浮遊ゲート電極上に絶
縁膜を介して形成された制御ゲート電極とを備えた不揮
発性のメモリトランジスタと、前記メモリトランジスタ
の前記ドレイン領域と共通接続されたソース領域と、前
記メモリトランジスタの前記制御ゲート電極と共通接続
されたドレイン領域とを備えたスイッチング用トランジ
スタとを含むことを特徴とする不揮発性半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50071763A JPS586237B2 (ja) | 1975-06-13 | 1975-06-13 | フキハツセイハンドウタイキオクソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50071763A JPS586237B2 (ja) | 1975-06-13 | 1975-06-13 | フキハツセイハンドウタイキオクソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51147928A JPS51147928A (en) | 1976-12-18 |
| JPS586237B2 true JPS586237B2 (ja) | 1983-02-03 |
Family
ID=13469896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50071763A Expired JPS586237B2 (ja) | 1975-06-13 | 1975-06-13 | フキハツセイハンドウタイキオクソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586237B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105374A (en) * | 1979-02-07 | 1980-08-12 | Nec Corp | Nonvolatile semiconductor memory |
| JPS6325980A (ja) * | 1986-07-17 | 1988-02-03 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPS6345862A (ja) * | 1986-08-13 | 1988-02-26 | Res Dev Corp Of Japan | 半導体不揮発性メモリ |
| JP2814263B2 (ja) * | 1989-05-30 | 1998-10-22 | セイコーインスツルメンツ株式会社 | 半導体不揮発性メモリ |
-
1975
- 1975-06-13 JP JP50071763A patent/JPS586237B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51147928A (en) | 1976-12-18 |
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