JPS60234371A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS60234371A
JPS60234371A JP8944284A JP8944284A JPS60234371A JP S60234371 A JPS60234371 A JP S60234371A JP 8944284 A JP8944284 A JP 8944284A JP 8944284 A JP8944284 A JP 8944284A JP S60234371 A JPS60234371 A JP S60234371A
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semiconductor
effect transistor
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JP8944284A
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Kazuhiro Komori
小森　和宏
Jun Sugiura
杉浦　順
Kenichi Kuroda
謙一 黒田
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation

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  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、フローティングゲ−１へを有
する電界効果１〜ランジスタを備えた半導体集積回路装
置に適用して有効な技術に関するものである。
［背景技術］ 紫外線によって情報の書き替が可能な読み出し専用の記
憶機能を備えた半導体集積回路装＠（以下、ＥＰＲＯＭ
という）は、情報を保持するメモリセルとして、フロー
ティングゲートとコン１−ロールゲートとを有する電界
効果Ｉ・ランシスタか用いられている。
ＥＰＲＯＭは、情報の書き込み効率を向上して書き込み
時間を短縮することが重要な技術的課題の−っとされて
いる。
そこで、電界効果トランジスタのチャネル長を短縮して
、ソース領域、ドレイン領域間に流れる電流量の増大及
びドレイン領域近傍に生じる電界を増大し、フローティ
ングゲートに注入されるホットエレクトロンの発生を増
加することにより、書き込み効率を向」ニすることが考
えられる。
かかる技術においては、書込み効率向上のためにそのチ
ャネル長を１．５［μｍコ程度以下にすることが考えら
れる。しかしながら短チヤネル化によって誘発される短
チヤネル効果により著しくしきい値電圧が低下するとい
う問題が生じる。そこで、短チヤネル効果を抑止するた
めに半導体基板表面に高濃度領域を形成することが考え
られるか、電界効果トランジスタのしきい値電圧が高く
なるため、ＥＰＲＯＭの高速動作に不利な特性となる。
また、書込み効率を向上する他の方法として、フローテ
ィングゲートとコントロールゲートとの層間絶縁膜を薄
膜化し、フローティングゲートへのホットエレクトロン
の注入効率を向上することが考えられるが、絶縁耐圧の
劣化によりそれらの間にリーク電流を生じ、情報の保持
特性を低下してしまう恐れがある。
なお、ＥＰＲＯＭの動作原理については、たとえば雑誌
「日経エレクトロニクス４１９８１４１月５日号Ｐ１８
１〜に示されている。
［発明の目的］ 本発明の目的は、電界効果トランジスタをメモリセルと
するＥ））ＲＯＭにおいて、短チヤネル効果を抑制し、
情報の書き込み効率を向上するとともに高速動作が可能
な技術手段を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要コ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板主面近傍部に比べその内部に高い
不純物濃度を有するように、電界効果トランジスタのチ
ャネルが形成されるべき領域を形成することにより、ソ
ース領域及びドレイン領域からチャネルが形成されるべ
き領域に形成される空乏領域の伸びを低減し、短チヤネ
ル効果を抑制することができる。
この結果、前記電界効果トランジスタのチャネル長を短
縮することができ、ＥＰＲＯＭにおける情報の書き込み
効率を向」ニすることができる。
以下、本発明の構成について、実施例とともに説明する
。
［実施例］ 第１図は、本発明の一実施例の概要を説明するためのＥ
ＰＲＯＭのメモリセルアレイを示す等側口略図である。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
第１図において、１はＸデコーダであり、後述する所定
のワード線を選択し、そのワード線に接続された所定の
メモリセルを”　ＯＮ　”させるためのものである。
２はＹデコーダであり、後述する所定のデータ線を選択
し、そのデータ線に情報となる電圧を印加するためのも
のである。
３．３′は書き込み回路であり、後述する所定のワード
線及びデータ線を選択し、そのワード線及びデータ線に
接続された所定のメモリセルに情報を書き込むためのも
のである。
４はセンスアンプであり、データ線に接続された所定の
メモリセルの情報を読み出すためのものである。
ＷＩ、＋　、ＷＴ−２、−、ＷＬｍはワード線であり。
その一端がＸデコーダｌに接続され他端が書き込み回路
３に接続され、Ｘ方向に延在してＹ方向に複数本設けら
れている。ワード線ＷＬは、それに接続されたメモリセ
ルをパ○Ｎ″しかつ情報を書き込むためのものである。
ＤＬ＋　、ＤＬ２、−、ＤＩ−ｎはデータ線であり、そ
の一端がＹデコーダ２に接続され他端が書込み回路３′
及びセンスアンプ４に接続され、Ｙ方向に延在してＸ方
向に複数本設けられており、それに接続されたメモリセ
ルの情報を伝達するためのものである。
Ｍ＋　Ｉ、Ｍ＋　２　、　・＝、Ｍｎｍはメモリセルで
あり、ワード線ＷＬとデータ線Ｄ　Ｌとの所定交差部に
複数配置されて設けられている。メモリセルＭは、フロ
ーティングゲートと所定のワード線ＷＬに接続されたコ
ントロールゲートとを有し、その一端が所定のデータ線
ＤＬに接続され他端が接地された電界効果トランジスタ
Ｑによって構成されており、ＥＰＲＯＭの情報を構成す
るためのものである。
そして、メモリセルＭは、マトリックス状に複数配置さ
れ、メモリセルアレイを構成している。
次に、本実施例の具体的な構造について説明する。
第２図は、本発明の一実施例を説明するためのＥＰＲＯ
Ｍのメモリセルアレイを示す要部平面図、第３図は、第
２図の■−■切断線における断面図、第４図は、第２図
のＩＶ−ＩＶ切断線における断面図である。
第２図乃至第４図において５５はシリコン単結晶からな
るＰ−型の半導体基板であり、ＥＰＲＯＭを構成するた
めのものである。
６は主として半導体素子が形成されるべき領域間部の半
導体基板５主面上部に設けられたフィールド絶縁膜であ
り、半導体素子間を電気的に分離するためのものである
。
７はフィールド絶縁膜６下部の半導体基板５主面部に設
けられたＰ型のチャネルストッパ領域であり、半導体素
子間をより電気的に分離するためのものである。
８．８Ａは半導体素子が形成されるべき領域の半導体基
板５主面上部に設けられた絶縁膜であり、絶縁膜８は主
として電界効果トランジスタのゲート絶縁膜を構成する
ためのものである。
９は絶縁膜８の所定上部に設けられた導電層であり、Ｅ
ＰＲＯＭのメモリセルのフローティングゲート（ＦＧ）
を構成するためのものである。この導電層９は、ホット
エレクトロンが注入され、情報を保持するためのもので
ある。
１０は導電層９上部を覆うように設けられた絶縁膜であ
り、主として導電層９とその上部に設けられる導電層と
を電気的に分離するためのものである。
１１は絶縁膜１０を介してＸ方向に配置された複数の導
電層９上部に設けられＹ方向に複数本設けられた導電層
であり、半導体素子が形成されるべき領域すなわち導電
層９上部ではＥＰＲＯＭのメモリセルのコントロールゲ
ート（ＣＧ）を構成し、それ以外の部分ではＥＰＲＯＭ
のワード線ＷＬを構成するためのものである。
１２は導電層９，１１を覆うように設けられた絶縁膜で
ある。
１３は半導体素子が形成されるべき領域の導電層９，１
１両側部の絶縁膜８Ａを介した半導体基板５主面部に設
けられたｎ＋型の半導体領域であり、ソース領域、トレ
イン領域として又はグランド線（ＧＬ）として使用され
、主としてＥＰＲＯＭのメモリセルを構成するためのも
のである。
１４は半導体領域１３間の半導体基板Ｓ主面部、さらに
具体的に述ると、電界効果トランジスタのチャネルが形
成されるべき領域の半導体基板５主面内部に設けられた
Ｐ型の半導体領域である。
この半導体領域１４は、電界効果１〜ランジスタのチャ
ネルが形成されるべき領域において、半導体基板５主面
部に比べその内部方向に高い不純物濃度を有するように
形成されたものであり、半導体領域１３からチャネルが
形成されるへき領域に形成される空乏領域の伸びを低減
し、短チヤネル効果を抑制することができる。
さらに、半導体素子間４は、ドレイン領域となる半導体
領域１３との接合により、トレイン領域近傍に生じる電
界強度を増大し、導電層９へのホットエレクトロンの注
入量の増加すなわち情報の書き込み効率を向上すること
ができる。
半導体領域１４は、例えば、絶縁膜８，８Ａ形成後に、
イオン注入技術によってＰ型の不純物を選択的に導入す
ればよい。
ＥＰＲＯＭのメモリセルＭ、すなわち、電界効果トラン
ジスタＱは、主として、半導体基板５、半導体領域１４
、その上部に絶縁膜８を介して設けられた導電Ｍ９、該
導電層９上部に絶縁１摸１０を介して設けられた導電層
１１及び一対に設けられた半導体領域１３とによって構
成されている。
１５は電界効果トランジスタ等の半導体素子を覆うよう
に設けられた絶縁膜であり、その上部に設けられる導電
層との電気的な全部をするためのものである。
１６は所定の半導体領域１３上部の絶縁膜８Ａ。
１５を選択的に除去して設けられた接続孔であり、半導
体領域１３と絶縁膜１５上部に設けられる導電層との電
気的な分離をするためのものである。
１７は接続孔１６を介して所定の半導体領域１３と電気
的に接続し、絶縁膜１５上部に導電層１１と交差するよ
うにＹ方向に延在してＸ方向に複数本設けられた導電層
であり、ＥＰＲＯＭのデータ線ＤＬを構成するためのも
のである。
次に、ＥＰＲＯＭのメモリセルを構成する電界効果トラ
ンジスタにおいて、そのチャネルが形成されるへき領域
を半導体基板主面に比べその内部で高い不純物濃度を有
するように形成することにより、得ることができる効果
にＱいて説明する。
第５図は、電界効果トランジスタのチャネルが形成され
るべき領域の半導体基板主面からその深さ方向の不純物
濃度分布を示す図、第６図は、電界効果トランジスタの
しきい値電圧のチャネル長依存性を示す図である。
第５図において、横軸は、電界効果トランジスタのチャ
ネルが形成されるへき領域における半導体基板主面から
その深さ方向の距離［μｍ］を示す。縦軸は、所定の深
さにおけるＰ型の不純物（ボロンイオン）濃度［ａｔｏ
ｍｓ／　ｃｎ？　］を示す。
データΔは、一般的な電界効果トランジスタのチャネル
が形成されるべき領域における不純物濃度分布を示すも
のであり、４　ＸＩＯ”　［ａｔｏｍｓ／ｃイ］程度の
ボロンイオンを３０［ＫｅＶ］程度のエネルギのイオン
注入技術で導入したものである。
データＢは、本発明による電界効果トランジスタのチャ
ネルが形成されるべき領域における不純物濃度分布を示
すものであり、］　Ｘ］Ｏ”　［ａｔｏｍｓ／ｃＪ］程
度のボロンイオンを１５０［ＫｅＶ］のエネルギのイオ
ン注入技術で導入したものである。
本発明による電界効果トランジスタのチャネルが形成さ
れるべき領域に導入する不純物導入量が多いのは、両者
のしきい値電値を略同−・にするためである。
データＡにおける最大不純物濃度は、０．１［μｍ］以
内の半導体基板主面部に存在するのに対し、データＢの
最大不純物濃度は、０．１［μｍ］程度以上（本実施例
においては、０．３〜０．５［μｍ］程度）の半導体基
板主面内部に形成される。すなわち、前記半導体領域１
４は、０．１［μｍ］程度以上の深さて存在しているこ
とになる。
第６図において、横軸は、電界効果トランジスタのチャ
ネル長［μｍ］を示す。縦軸は、電界効果トランジスタ
のしきい値電圧Ｖ　ｔ　ｈ　［Ｖ］　ｋ示す。
第５図及び第６図に示すように、電界効果トランジスタ
のチャネルが形成されるべき領域に、半導体領域１４を
設けることにより、半導体領域１３との接合部からチャ
ネルが形成されるへき領域に形成される空乏領域の伸び
を低減し、短チヤネル効果を抑制することができる。
第７図は、電界効果１〜ランジスタの情報の書き込み効
率な示す図である。
第７図において、横軸は、フローティング′ゲーＩ−と
なる導電層９に印加される書き込み電圧［Ｖ］を示す。
縦軸は、フローティングゲー１−となる導電層９に注入
されるホン１〜エレク１〜ロンの注入量を示す。
データＡｌ〜・Δ３は、前記データ八において、Ｉ−レ
イン・ソース間の印加電圧値を可変したもの、データＢ
　、〜Ｂ３は、前記データＢにおいて、ドレイン・ソー
ス間の印加電圧値に可変したものであり、データＡ＋　
、＋３＋は７　［Ｖコ、データＡ２゜Ｂ２は８　［Ｖ］
　、データＡ３．Ｂ：１は９　［Ｖコである。
第７図に示すように、電界効果トランジスタのチャネル
が形成されるべき領域に、半導体領域１４を設けること
により、高い不純物濃度領域の接合となり、トレイン・
ソース間印加電圧が低くてもドレイン領域となる半導体
領域１３近傍における電界強度が増大するので、ホン１
〜エレクトロンの注入量を増加することができる。
［効果コ 以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。
（１）、半導体基板主面近傍部に比べその内部に高い不
純物濃度を有するように、電界効果トランジスタのチャ
ネルが形成されるべき領域を形成することにより、ソー
ス領域及びドレイン領域からチャネルが形成されるべき
領域に形成される空乏領域の伸びを低減し、短チヤネル
効果を抑制することができる。
（２）、前記（１）により、短チヤネル効果を抑制する
ことができる□ので、電界効果トランジスタのチャネル
長を短縮し、ドレイン領域近傍における電界強度を増大
することができるので、ホン１〜エレクトロンの注入量
を増加し、ＥＰＲＯＭＬこおける情報の書き込み効率を
向上することができる。
（３）、半導体基板主面近傍部に比へその内部に高い不
純物濃度を有するように、電界効果トランジスタのチャ
ネルが形成されるべき領域を形成することにより、高い
不純物濃度領域の接合になり、ドレイン領域近傍におｉ
る電界強度を増大することができるので、ホン１エレク
トロンの注入量を増加することができ、ＥＰＲＯＭにお
ける情報の暑き込み効率を向上することができる。
（４）、前記（２）及び（３）により、電界効果トラン
ジスタのチャネル長を短縮し、トレイン領域近傍におけ
る電界強度を増大することがてき、かつ、高い不純物濃
度領域の接合によって、ドレイン領域近傍における電界
強度を増大することができるので、ホン１〜エレクトロ
ンの注入量を増加することができ、ＥＰＲＯＭにおける
情報の書き込み効率をさらに向上することができる。
一方、読出し動作においても、以下に述へるような効果
を得ることができる。
（５）、電界効果トランジスタのチャネル長を短縮でき
るので、読出し時の電流が大きくなり、ＥＰＲＯＭを高
速動作させることができる。
（６）、半導体基板主面近傍の不純物濃度が内部に比へ
低いので電界効果トランジスタのしきい値電圧を比較的
小さく安定にできるので、読出し時の電流が大きくなり
、ＥＰＲＯＭを高速動作させることができる。
（７）、電界効果トランジスタのチャネル長を短縮でき
るので、メモリセルサイズを小さ′くすることができ、
ＥＰＲＯＭの高集積化、大容量化を実現することができ
る。
以上、本発明者によってなされた発明を実施例にもとす
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において、
種々変形し得ることは勿論である。
【図面の簡単な説明】
第１図は、本発明の一実施例の概要を説明するためのＥ
ＰＲＯＭのメモリセルアレイを示す等側口略図、 第２図は、本発明の一実施例を説明するためのＥＰＲＯ
Ｍのメモリセルアレイを示す要部平面図、第３図は、第
２図の１１１−ｍ切断線における断面図。 第４図は、第２図のＩＶ−ｒＶ切断線における断面図、 第５図は、電界効果トランジスタのチャネルが形成され
るべき領域の半導体基板主面からその深さ方向の不純物
濃度分布を示す図、 第６図は、電界効果トランジスタのしきい値電圧のチャ
ネル長依存性を示す図、 第７図は、電界効果トランジスタの情報の書き込み効率
を示す図である。 図中、１・・Ｘデコーダ、２・Ｙデコーダ、３゜３′・
・書き込み回路、４・センスアンプ、５　・半導体基板
、６　フィールド絶縁膜５７　チャネルストッパ領域、
８．８Ａ、１０，１２．１５・絶縁膜、９，１１．１７
・・導電層、１３．１４・・・半導体領域、１６・接続
孔、ＷＬ・・ワード線、ＤＬ・・データ線、Ｍ・・・メ
モリセル、Ｑ・電界効果１〜う第　１　図 第　２　図 第　３　図 第　４　図 第　５　図 ヰ導伴裏活の塚ｚｃＰｔｍｌ 第　６　図 千Ｙ孝ル長Ｃμ圀〕 第　７　図

Claims (1)

  1. 【特許請求の範囲】 １、その他の領域と電気的に分離された半導体領域主面
    上部に絶縁膜を介して設けられたフローティングゲート
    を有する電界効果トランジスタを備えてなる半導体集積
    回路装置であって、半導体領域主面近傍部に比べその内
    部に高い不純物濃度を有するように、前記電界効果トラ
    ンジスタのチャネルが形成されるへき領域が形成されて
    なることを特徴とする半導体集積回路装置。 ２、前記電界効果１−ランジスタのチャネルが形成され
    るべき領域は、半導体領域主面から０１［μｍ］程度以
    上の深さに高い不純物濃度を有することを特徴とする特
    許請求の範囲第１項記載の半導体集積回路装置。 ３、前記電界効果トランジスタは、紫外線によって情報
    の書き替が可能な読み出し専用の記憶機能を構成してな
    ることを特徴とする特許請求の範囲第１項及び第２項記
    載の半導体集積回路装置。
JP8944284A 1984-05-07 1984-05-07 半導体集積回路装置 Pending JPS60234371A (ja)

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