KR970017965A - 반도체 소자 제조방법 - Google Patents

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KR970017965A
KR970017965A KR1019950030717A KR19950030717A KR970017965A KR 970017965 A KR970017965 A KR 970017965A KR 1019950030717 A KR1019950030717 A KR 1019950030717A KR 19950030717 A KR19950030717 A KR 19950030717A KR 970017965 A KR970017965 A KR 970017965A
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gate
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임민규
김장한
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문정환
Lg 반도체 주식회사
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자 제조방법에 관한 것으로, 매몰층이 형성된 반도체 기판 상의 필드 영역에 절연막과, 상기 절연막 위에 임의막이 형성된 구조의 제1적층 패턴을 형성하는 공정과, 상기 제1적층 패턴을 포함한 기판 전면에 플로팅 게이트용 폴리실리콘과 층간절연막을 순차적으로 형성하는 공정과; 상기 층간절연막 상에 제어 게이트와, 상기 제어 게이트 위에 캡 산화막이 형성된 구조의 제2적층 패턴을 형성하는 공정과; 상기 제2적층 패턴 측면에 측벽 스페이서를 형성하는 공정과; 상기 제2적층 패턴 및 측벽 스페이서를 마스크로 층간절연막 및 폴리실리콘을 식각하여 플로팅 게이트를 형성하는 공정과; 상기 임의막을 제거하는 공정 및; 임의막이 제거된 영역이 포함되도록 소거 게이트를 형성하는 공정을 구비하여 소자 제조를 완료하므로써, 1) 플로팅 게이트와 소거 게이트의 오버랩 면적을 증가시킬 수 있을 뿐 아니라 이로 인해 플로팅 게이트 상,하부에 모서리가 형성되어 전계 집중 부분을 늘릴 수 있게 되므로 그 만큼 소거 효율을 개선시킬 수 있으며, 2) 제어 게이트 및 캡 산화막 측면에 형성된 제2측벽 스페이서가 불량하더라도 플로팅 게이트 하부 모서리로 F-N 터넬링을 일으킬 수 있어 소거 특성 불량으로 인한 수율감소를 줄일 수 있고, 3) 제어 게이트 및 캡 산화막 측면에 하나의 측벽 스페이서만을 형성하여 메모리 셀을 형성할 경우, 그 만큼 CVD 산화막의 폭을 줄일 수 있어 전체적인 셀 크기를 감소시킬 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.

Description

반도체 소자 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3(가)도 내지 제3(바)도는 본 발명에 따른 스플리트 게이트 플래쉬 메모리 셀 제조방법을 도시한 공정수순도.

Claims (2)

  1. 매몰층이 형성된 반도체 기판 상의 필드 영역에 절연막과, 상기 절연막 위에 임의막이 형성된 구조의 제1적측 패턴을 형성하는 공정과; 상기 제1적층 패턴을 포함한 기판 전면에 플로팅 게이트용 폴리실리콘과 층간절연막을 순차적으로 형성하는 공정과; 상기 층간절연막 상에 제어 게이트와, 상기 제어 게이트 위에 캡산화막이 형성된 구조의 제2적층 패턴을 형성하는 공정과; 상기 제2적층 패턴 측면에 측벽 스페이서를 형성하는 공정과; 상기 제2적층 패턴 및 측벽 스페이서를 마스크로 층간절연막 및 폴리실리콘을 식각하여 플로팅 게이트를 형성하는 공정과; 상기 임의막을 제거하는 공정 및; 임의막이 제거된 영역이 포함되도록 소거 게이트를 형성하는 공정을 구비하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 임의막은 질화막으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950030717A 1995-09-19 1995-09-19 반도체 소자 제조방법 KR0186087B1 (ko)

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* Cited by examiner, † Cited by third party
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KR19990057081A (ko) * 1997-12-29 1999-07-15 구본준 비휘발성 메모리 소자 및 그 제조방법

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