KR20030097446A - 스플리트 게이트형 플래쉬 메모리 소자 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 스플리트 게이트형 플래쉬 메모리 소자에 있어서, 역터널링이 발생할 수 있는 워드라인의 하단 모서리 부분의 구조를 변형하여, 역터널링을 방지할 수 있는 스플리트 게이트형 플래쉬 메모리 소자 및 그 형성방법을 제공하는 것을 특징으로 한다.
Description
본 발명은 스플리트 게이트형 플래쉬 이이피롬(Flash EEPROM)에 관한 것으로, 더욱 상세하게 역터널링을 방지할 수 있는 스플리트 게이트형 플래쉬 메모리 소자 및 그 형성 방법에 관한 것이다.
일반적으로, 플래쉬 메모리소자는 반도체 비휘발성 메모리소자인 이피롬(EPROM)과 이이피롬(EEPROM)의 기술을 기초로 하면서 이들 두 소자의 장점을 조합하여 개발된, 전기적으로 데이터의 소거 및 프로그램이 가능한 고집적 비휘발성 메모리소자이다. 플래쉬 메모리소자는 크게 노아형과 낸드형으로 구분된다. 병렬적 구조로 리드억세스타임(read access time)이 적게 소요되고, 블록단위로 소거가 가능한 노아형 플래쉬 메모리소자는 프로그램 때에는 핫 캐리어 주입(Hot carrier injection) 전류를, 그리고 소거 때에는 Fowler-Nordheim(F-N) 터널링 전류를 사용한다. 직렬형태로 순차적 억세스로 리드타임이 많이 소요되지만, 선택 게이트를 최소화할 수 있기 때문에 셀 면적이 작고 고집적화 및 대용량화에 유리한 낸드형 플래쉬 메모리소자는 프로그램과 소거 때에 모두 F-N 터널링 전류를 사용한다. 노아형 플래쉬 메모리소자의 경우, 하나의 단위셀이 하나의 트랜지스터로 구성될 때 과소거(over erasure)에 따른 비트라인 누설전류가 증가하는 문제점이 있으며, 이를 해결하기 위해 별도로 선택 트랜지스터를 형성할 수 있지만 이는 집적도 증가에 불리하게 작용한다. 그래서, 최근에는 스플리트 게이트(split gate) 형태의 플래쉬 메모리 소자가 사용된다. 이때, 프로그램 때에는 소오스 사이드 핫캐리어(hot carrier)를 이용하고 소거 때에는 워드라인을 통한 F-N 터널링 전자를 이용한다.
도 1은 종래 기술에 따른 스플리트 게이트(split gate) 형태의 플래쉬 메모리 소자로, 서로 이웃하는 두 셀의 단면도를 나타낸다.
도 1을 참고하여, 반도체 기판(1) 상에 셀 1과 셀 2가 위치되어 있다. 상기 셀 1과 상기 셀 2는 각각 부유 게이트(51, 52)와 상기 부유 게이트(51, 52) 각각의 일측 상부와 측벽을 덮는 워드라인(111, 112)을 구비한다. 상기 각각의 부유 게이트(51, 52)와 상기 반도체 기판(1) 사이에 게이트 절연막(3)이 개재되어 있다. 상기 부유 게이트(51, 52)의 상부를 폴리실리콘 산화막(7)이 덮으며 상기 부유 게이트(51, 52)와 상기 워드라인(111, 112) 사이에 절연막(9)이 개재되어 상기 부유 게이트(51, 52)를 상기 워드라인(111, 112)으로부터 고립시킨다. 상기 구조의 양측의 반도체 기판(1) 상에 불순물이 도핑되어 비트라인(B/L, 13b)영역과 공통 소오스 영역(C/S, 13s)을 이룬다.
상기 구조의 플래쉬 메모리 소자의 두 셀들을 프로그램 또는 소거할 때, 각각의 영역에 인가되는 전압은 표 1과 같다.
| Vw1 | Vs | Vb | Vw2 | |
| 셀1을 프로그램시 | 2V | 11V | 0V | 0V |
| 셀1을 소거시 | 15V | 0V | 0V | 0V |
| 셀2를 프로그램시 | 0V | 11V | 0V | 2V |
각각의 영역에 표 1과 같이 전압을 인가할 때, 다음과 같이 프로그램되거나 소거된다. 즉, 셀 1을 프로그램시, 채널 영역으로부터 상기 부유 게이트(51)로, 도1의 화살표 H를 따라서 핫캐리어가 주입된다. 프로그램된 상기 셀 1을 소거시에는 상기 부유 게이트(51)에 주입된 캐리어가 상기 워드라인(111)으로 화살표 T를 따라 F-N 터널링 방식에 의해 빠져나간다. 셀 2를 프로그램할 때, 선택되지 않은 셀 1에서 화살표 R을 따라 셀 1이 약하게(weakly) 프로그램되는 현상이 발생할 수 있다. 즉, 셀 1을 소거할 때 상기 워드라인(111)으로 빠져나갔던 캐리어가 이웃하는 셀 2를 프로그램할 때, 캐리어가 상기 부유 게이트(51)로 화살표 R을 따라 역터널링(Reverse tunneling)될 수 있다. 이는 부유 게이트(51)의 측면에 이웃한 워드라인(111)의 하단 모서리 부분이 부유 게이트(51)를 향하여 날카롭게 돌출하여 상대적으로 강한 전장이 걸리기 때문이다. 또한 부유 게이트(51, 52)를 고립시키기위한 절연막(9)은 에치벡(etch back)등 식각 공정을 사용하여 형성하며, 이때, 절연막이 상기 부유 게이트(51, 52)의 하단의 모서리 부분에서 움푹 파이게 형성될 수 있다. 이러한 상태에서 후속으로 상기 워드라인(111, 112)을 형성하면 워드라인의 하단 모서리 부분이 더욱 뽀족하게 형성될 수 있으며, 역터널링 현상이 더욱 두드러지게 발생할 수 있다.
따라서, 상기 문제를 해결하기 위하여, 본 발명의 기술적 과제는 역터널링을 방지할 수 있는 플래쉬 메모리 소자 및 그 형성 방법을 제공하는데 있다.
도 1은 종래 기술에 따른 스플리트 게이트형 플래쉬 메모리 소자의 단면도를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 스플리트 게이트형 플래쉬 메모리 소자의 단면도를 나타낸다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 스플리트 게이트형 플래쉬 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 역터널링이 발생하는 워드라인의 하단 모서리 부분의 구조를 변형하여 역터널링을 방지할 수 있는 플래쉬 메모리 소자 및 그 형성 방법을 제공하는 것을 특징으로 한다.
더욱 상세하게, 본 발명에 의한 스플리트 게이트형 플래쉬 메모리 소자는 활성 영역을 갖는 반도체 기판, 상기 활성영역에 형성되되, 서로 이격된 드레인 영역 및 소오스 영역을 구비한다. 그리고, 상기 플래쉬 메모리 소자는 상기 드레인 영역 및 상기 소오스 영역 사이의 채널 영역 상에 형성되되, 상기 소오스 영역에 인접하도록 형성되고, 상기 소오스 영역에 인접한 제 1 측벽, 상기 제 1 측벽과 마주보는 제 2 측벽 및 상기 제 1 및 제 2 측벽들 사이의 상부면을 갖는 절연된 부유 게이트를 구비한다. 또한, 상기 플래쉬 메모리 소자는 상기 부유 게이트의 표면을 덮되,상기 제 2 측벽 및 상기 상부면이 서로 접하는 팁 모서리를 노출시키는 팁 오픈(tip-open) 절연막을 구비한다. 상기 플래쉬 메모리 소자에는 상기 팁 오픈 절연막을 갖는 반도체 기판을 덮되, 상기 노출된 팁 모서리와 직접 접촉하는 터널 절연막이 존재한다. 또한, 상기 플래쉬 메모리 소자는 상기 드레인 영역 및 상기 부유 게이트 사이의 상기 채널 영역의 상부를 가로지르는 워드라인을 포함한다. 상기 워드라인은 상기 제 2 측벽 및 상기 팁 모서리 상의 상기 터널 절연막을 덮는다. 여기서, 상기 터널 절연막과 상기 팁오픈 절연막은 실리콘산화질화막(SiON)으로 형성될 수 있다. 상기 터널 절연막은 50Å~120Å의 두께로 형성될 수 있다. 상기 팁오픈 절연막은 50~300Å의 두께로 형성될 수 있다.
상기 구조의 플래쉬 메모리 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판에 활성영역을 한정하는 소자 분리막을 형성한다. 상기 활성 영역 상에 게이트 절연막 및 도전막을 차례로 형성한다. 상기 도전막을 패터닝하여 상기 활성 영역의 소정 영역을 덮는 부유 게이트를 형성하되, 상기 부유 게이트는 상기 활성 영역을 가로지르는 방향과 평행하면서 서로 마주보는 제 1 및 제 2 측벽들과 아울러서 상기 제 1 및 제 2 측벽들 사이의 상부면을 갖도록 형성한다. 상기 부유 게이트가 형성된 반도체 기판의 전면에 절연막을 형성한다. 상기 부유 게이트의 측벽들 상의 상기 절연막 상에 희생막 스페이서를 형성한다. 상기 절연막을 선택적으로 식각하여 상기 제 2 측벽 및 상기 상부면 사이의 팁 모서리를 노출시킨다. 상기 희생막 스페이서를 제거한다. 상기 희생막 스페이서가 제거된 반도체 기판의 전면에 터널 절연막을 형성한다. 그리고, 상기 제 2 측벽과 인접한 상기 활성 영역의 상부를가로지르는 워드라인을 형성한다. 이때, 상기 워드라인은 상기 제 2 측벽 및 상기 팁 모서리 상의 상기 터널 절연막을 덮도록 연장된 폭을 갖는다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 스플리트 게이트형 플래쉬 메모리 소자의 단면도를 나타낸다.
도 2를 참고하여, 상기 스플리트 게이트형 플래쉬 메모리 소자는 활성 영역을 갖는 반도체 기판(21)을 구비한다. 상기 반도체 기판(21)의 활성영역에 서로 이격된 드레인 영역(33b) 및 소오스 영역(33s)이 존재한다. 상기 드레인 영역(33b) 및 상기 소오스 영역(33s) 사이의 채널 영역 상에 형성되되, 상기 소오스 영역(33s)에 인접하도록 형성되고, 상기 소오스 영역에 인접한 제 1 측벽(25a), 상기 제 1 측벽과 마주보는 제 2 측벽(25b) 및 상기 제 1 및 제 2 측벽들 사이의 상부면을 갖는 절연된 부유 게이트(25)가 존재한다. 또한, 상기 플래쉬 메모리 소자에는 상기 부유 게이트(25)의 표면을 덮되, 상기 제 2 측벽(25b) 및 상기 상부면이 서로 접하는 팁 모서리를 노출시키는 팁 오픈(tip-open) 절연막(27)을 구비한다.상기 플래쉬 메모리 소자에는 상기 팁 오픈 절연막(27)을 갖는 반도체 기판(21)을 덮되, 상기 노출된 팁 모서리와 직접 접촉하는 터널 절연막(30)이 존재한다. 또한, 상기 플래쉬 메모리 소자는 상기 드레인 영역(33b) 및 상기 부유 게이트(25) 사이의 상기 채널 영역의 상부를 가로지르는 워드라인(31)을 포함한다. 상기 워드라인(31)은 상기 제 2 측벽(25b) 및 상기 팁 모서리 상의 상기 터널 절연막(30)을 덮는다.
본 발명에 따른 상기 구조에 있어서, 종래의 구조에 비해 상기 워드라인(31)의 하단의 모서리가 덜 뾰족하며 상기 부유 게이트(25)와 거리가 더 떨어지게 형성되어 역터널링 현상을 방지할 수 있다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 스플리트 게이트형 플래쉬 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 3a 내지 도 3f를 참고하여, 반도체 기판(21)상에 소자분리막(미도시)을 형성하여 활성영역을 한정한다. 상기 활성 영역 상에 게이트 절연막(23)과 도전막(24)을 차례로 적층한다. 상기 게이트 절연막(23)은 실리콘 산화막(SiO2)으로 이루어지며, 상기 도전막(24)은 폴리실리콘으로 이루어진다. 상기 도전막(24)을 패터닝하여 상기 게이트 절연막(23) 상에 소정영역을 덮는 부유 게이트(25)를 형성한다. 상기 부유 게이트(25)는 상기 활성영역을 가로지르는 방향과 평행하면서 서로 마주보는 제 1 측벽(25a) 및 제 2 측벽(25b)들과 아울러서 상기 제 1 및 제 2 측벽들(25a, 25b) 사이의 상부면을 갖는다. 상기 부유 게이트(25)가 형성된 반도체 기판(21) 전면에 절연막(26)을 적층한다. 이때 상기 절연막(26)은 50~300Å의 두께로 형성된다. 상기 절연막(26)의 전면에 희생막을 500Å 이상의 두께로 적층한후 에치백(etch back)하여 상기 절연막(26)에 의해 덮이는 상기 부유 게이트(25)의 측벽을 덮는 희생막 스페이서(29)를 형성한다. 여기서 상기 절연막(26)과 상기 희생막 스페이서(29)는 서로 다른 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 더욱 바람직하게는 상기 절연막은 실리콘산화질화막(SiON)으로 형성하며 상기 희생막 스페이서(29)는 실리콘 질화막(Si3N4)으로 형성한다. 상기 부유 게이트(25)의 제 2 측벽(25b)과 상부면이 만나는 모서리 부분에서 제 1 측벽(25a) 쪽으로 포토레지스트 패턴을 선택적으로 덮고 습식식각을 진행하여, 상기 부유 게이트(25)의 제 2 측벽(25b)과 상부면이 만나는 모서리 부분인, 전자방출통로로 사용되는 팁(tip)(28)과 상기 팁(28) 옆의 게이트 절연막(23)을 노출시키되, 상기 팁(28)을 제외한 상기 부유 게이트(25)의 양측벽과 상부를 덮는 팁오픈(tip-open) 절연막(27)을 형성한다. 그리고, 상기 희생막 스페이서(29)를 습식 식각으로 제거한다. 상기 팁오픈 절연막(27)이 형성된 반도체 기판(21)의 전면에 터널 절연막(30)을 CVD등의 방법으로 적층한다. 이때 상기 터널 절연막은 실리콘산화질화막(SiON)일 수 있으며, 두께는 50~120Å으로 형성될 수 있다. 상기 터널 절연막(30)에 의해 덮이는 상기 부유 게이트(25)의 상기 팁(28) 및 상기 팁(28) 하측의 상기 터널 절연막(30)을 덮는 워드라인(31)를 형성한다. 후속 공정으로 상기 워드라인(31)의 하측의 상기 터널 절연막(30)과 상기 게이트 절연막(23)을 제거하고 동시에, 상기 부유 게이트(25)의 제1 측벽(25a)의 하단부의 상기 터널 절연막(30), 상기 팁오픈 절연막(27), 및 상기 게이트 절연막(23)을 제거한다. 후에 불순물을 도핑하여 소오스 영역(33s)과 드레인 영역(33d)을 형성한다.
상기 방법에 있어서, 상기 터널 절연막(30)은 종래의 에치백 등과 같은 식각 공정에 의해 형성되지 않고, CVD와 같은 증착 공정으로 형성되기에 상기 워드라인(31) 부분이 종래에 비해 덜 뾰족하게 형성될 수 있어 역터널링 현상을 방지할 수 있다.
본 발명에 의한 스플리트 게이트형 플래쉬 메모리 소자 및 그 형성 방법에 따르면, 역터널링이 발생할 수 있는 워드라인의 하단 모서리 부분의 구조를 변형하여 역터널링을 방지할 수 있다.
Claims (8)
- 활성 영역을 갖는 반도체 기판;상기 활성영역에 형성되되, 서로 이격된 드레인 영역 및 소오스 영역;상기 드레인 영역 및 상기 소오스 영역 사이의 채널 영역 상에 형성되되, 상기 소오스 영역에 인접하도록 형성되고, 상기 소오스 영역에 인접한 제 1 측벽, 상기 제 1 측벽과 마주보는 제 2 측벽 및 상기 제 1 및 제 2 측벽들 사이의 상부면을 갖는 절연된 부유 게이트;상기 부유 게이트의 표면을 덮되, 상기 제 2 측벽 및 상기 상부면이 서로 접하는 팁 모서리를 노출시키는 팁 오픈(tip-open) 절연막;상기 팁 오픈 절연막을 갖는 반도체 기판을 덮되, 상기 노출된 팁 모서리와 직접 접촉하는 터널 절연막; 및상기 드레인 영역 및 상기 부유 게이트 사이의 상기 채널 영역의 상부를 가로지르는 워드라인을 포함하되, 상기 워드라인은 상기 제 2 측벽 및 상기 팁 모서리 상의 상기 터널 절연막을 덮도록 연장된 것을 특징으로 하는 스플리트 게이트형 플래쉬 메모리 소자.
- 제 1 항에 있어서,상기 터널 절연막과 상기 팁오픈 절연막은 실리콘산화질화막(SiON)으로 형성되는 것을 특징으로 하는 스플리트 게이트형 플래쉬 메모리 소자.
- 제 1 항에 있어서,상기 터널 절연막은 50Å~120Å의 두께를 갖는 것을 특징으로 하는 스플리트 게이트형 플래쉬 메모리 소자.
- 제 1 항에 있어서,상기 팁오픈 절연막은 50~300Å의 두께를 갖는 것을 특징으로 하는 스플리트 게이트형 플래쉬 메모리 소자.
- 반도체 기판에 활성영역을 한정하는 소자 분리막을 형성하는 단계;상기 활성 영역 상에 게이트 절연막 및 도전막을 차례로 형성하는 단계;상기 도전막을 패터닝하여 상기 활성 영역의 소정 영역을 덮는 부유 게이트를 형성하되, 상기 부유 게이트는 상기 활성 영역을 가로지르는 방향과 평행하면서 서로 마주보는 제 1 및 제 2 측벽들과 아울러서 상기 제 1 및 제 2 측벽들 사이의 상부면을 갖도록 형성하는 단계;상기 부유 게이트가 형성된 반도체 기판의 전면에 절연막을 형성하는 단계;상기 부유 게이트의 측벽들 상의 상기 절연막 상에 희생막 스페이서를 형성하는 단계;상기 절연막을 선택적으로 식각하여 상기 제 2 측벽 및 상기 상부면 사이의 팁 모서리를 노출시키는 단계;상기 희생막 스페이서를 제거하는 단계;상기 희생막 스페이서가 제거된 반도체 기판의 전면에 터널 절연막을 형성하는 단계; 및상기 제 2 측벽과 인접한 상기 활성 영역의 상부를 가로지르는 워드라인을 형성하는 단계를 포함하되, 상기 워드라인은 상기 제 2 측벽 및 상기 팁 모서리 상의 상기 터널 절연막을 덮도록 연장된 폭을 갖는 것을 특징으로 하는 스플리트 게이트형 플래쉬 메모리 소자의 형성 방법.
- 제 5 항에 있어서,상기 터널 절연막과 상기 팁오픈 절연막은 실리콘산화질화막(SiON)으로 형성되는 것을 특징으로 하는 스플리트 게이트형 플래쉬 메모리 소자의 형성 방법.
- 제 5 항에 있어서,상기 터널 절연막은 50Å~120Å의 두께로 형성되는 것을 특징으로 하는 스플리트 게이트형 플래쉬 메모리 소자의 형성 방법.
- 제 5 항에 있어서,상기 팁오픈 절연막은 50~300Å의 두께로 형성되는 것을 특징으로 하는 스플리트 게이트형 플래쉬 메모리 소자의 형성 방법.
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| KR1020020034819A KR20030097446A (ko) | 2002-06-21 | 2002-06-21 | 스플리트 게이트형 플래쉬 메모리 소자 및 그 형성 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020034819A KR20030097446A (ko) | 2002-06-21 | 2002-06-21 | 스플리트 게이트형 플래쉬 메모리 소자 및 그 형성 방법 |
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Family Applications (1)
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| KR1020020034819A KR20030097446A (ko) | 2002-06-21 | 2002-06-21 | 스플리트 게이트형 플래쉬 메모리 소자 및 그 형성 방법 |
Country Status (1)
| Country | Link |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009154813A2 (en) * | 2008-04-30 | 2009-12-23 | Freescale Semiconductor Inc. | Method of forming a split gate memory device and apparatus |
-
2002
- 2002-06-21 KR KR1020020034819A patent/KR20030097446A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009154813A2 (en) * | 2008-04-30 | 2009-12-23 | Freescale Semiconductor Inc. | Method of forming a split gate memory device and apparatus |
| WO2009154813A3 (en) * | 2008-04-30 | 2010-03-04 | Freescale Semiconductor Inc. | Method of forming a split gate memory device and apparatus |
| US7795091B2 (en) | 2008-04-30 | 2010-09-14 | Winstead Brian A | Method of forming a split gate memory device and apparatus |
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