JPS61225860A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ発明の技術分野］ この発明は電気的にデータの消去が可能な読み出し専用
の半導体記憶装置に係り、特にメモリセルの集積密度の
高い半導体記憶装置に関する。

［発明の技術的前ＩＳ］ 電気的にデータの消去が可能な読み出し専用の半導体記
憶装置はＥＥＰＲＯＭとして知られている。第７図はそ
のメモリセルの基本的構成を示す回路図である。このメ
モリセルは選択ゲートＳＧを有する選択用のＭＯＳトラ
ンジスタ１と制御ゲートＣＧおよび浮遊ゲートＦＧを有
するデータ記憶用のＭＯＳトランジスタ２とを直列接続
して構成されており、選択用のＭＯＳトランジスタ１の
解放端がドレインＤに、データ記憶用のＭＯＳトランジ
スタ２の解放端がソースＳにそれぞれ接続されている。

このセルを例えば一層多結晶シリコンプロセスを用いて
実現した場合の素子構造は第８図のパターン平面図のよ
うになる。第８図のセルではＰ型の半導体基板が用いら
れ、１１はＮ型拡散領域からなる前記データ記憶用のＭ
ＯＳトランジスタ２の制御ゲート（ＣＧ）、１２は多結
晶シリコン層からなるデータ記憶用のＭＯＳトランジス
タ２の浮遊ゲート（ＦＧ）、１３はＮ型拡散領域からな
り選択用のＭＯＳトランジスタ１のソースおよびデータ
記憶用のＭＯＳトランジスタ２のドレインからなる共通
領域、１４はＮ型拡散領域からなる前記ソース（Ｓ）、
１５はＮ型拡散領域からなる前記ドレイン（Ｄ）、１６
は多結晶シリコン層からなる前記選択用のＭＯＳトラン
ジスタ１の選択ゲート（ＳＧ）であり、さらに図中、破
線で囲まれた領１１１７はゲート用の薄い絶縁膜が設け
られた領域である。

このようなメモリセルの動作原理は、破線で囲まれた領
域１７内の薄い絶縁膜を利用して、前記共通領域１３と
浮遊ゲート１２との間で電子のやりとりを行なうことに
よってデータ記憶用のＭＯＳトランジスタ２のしきい値
電圧ｖｔｈを変化させ、これによりデータのプログラム
もしくは消去を行なうものである。このデータのプログ
ラム、消去および読み出しを行なう場合のバイアス関係
と論理の一例を第９図にまとめて示した。

浮遊ゲート１２に対する電子の注入および放出は、領域
１７内の特に浮遊ゲート１２と共通領域１３とが重なり
合っている部分１８の薄い絶縁膜によるトンネル現象を
利用して行われる。なお、この部分１８の薄い絶縁膜に
トンネル電流が流れるためには約１ＯＭＶ／ｃｍ程度の
電界が必要であり、この薄い絶縁膜の厚さを１００人程
度に設定すれば、外部供給電圧としては第９図に示され
るように２０Ｖの高電圧が使用される。

［背景技術の問題点］ ところで、上記従来のセルの構造の欠点は、その集積密
度とトランジスタのコンダクタンスｇｍにある。これは
特に、プログラム時にソースに対しトレインに高電圧が
印加されるので、トランジスタとして高耐圧構造をとら
ざるを得ないところに起因している。以上のことを上記
第８図のパターン平面図内に記入した寸法を用いて示す
と以下のようになる。

イ）ショートチャネル効果を避けるため、選択ゲート１
６の幅Ｌ１および寸法Ｌ２で示される前記データ記憶用
ＭＯＳトランジスタ２のチャネル長を広くとらざるを得
ず、ここに最少ディメンジョンの寸法を採用することが
できない。

口）ドレイン、ゲート間の電界集中によるブレークダウ
ンモードを避けるため、共通領域１３、ドレイン１５の
不純物濃度を下げなければならない。

このためにトランジスタのｇｍが低下し、セルデータの
センスマージンの低下、アクセス時間の劣化を招く。従
って、このような効果を現象させるために、前記選択用
ＭＯＳトランジスタ１のチャネル幅Ｗを大きくとる。

ハ）ドレインコンタクト部ではコンタクト抵抗を下げる
ために高濃度にするので、コンタクト部と選択ゲート１
６とのマスク合せ等のマージンＬ３を十分に見込まなけ
ればならない。

以上の事項は公知の二層多結晶シリコンプロセスを用い
てメモリセルを実現した場合も同様で、集積密度とメモ
リセルのコンダクタンスを低下させる要因となっている
。

さらに、プログラム時は浮遊ゲート１２がドレイン１５
に対して負の電位にバイアスされるので、前記薄い絶縁
膜の部分１８の直下に空乏層が発生して印加電圧を分圧
してしまうので、トンネル電流を浮遊ゲート１２に流す
ためにはより大きな電圧を印加する必要があり、薄い絶
縁膜部分１８直下の不純物濃度を大きくしなければなら
ない。このことが薄い絶縁腹部分１８の膜質を劣化させ
たり、基板との耐圧を下げたりする原因になっている。

ただし、データの消去時は、浮遊ゲート１２が正にバイ
アスされるので、上記のような空乏層は発生せず、不純
物濃度も必要以上に高くする必要はない。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、メモリセルの集積密度が高く、しかも
トランジスタのコンダクタンスの大きい半導体記憶装置
を提供することにある。

［発明の概要］ 従来のセルの欠点はプログラム時にドレインに高電圧が
印加されることに起因している。従って、この発明の半
導体記憶装置にあっては、浮遊ゲートからの電子の放出
を、注入を行なう領域とは異なる領域で行なうようにし
ている。すなわち、半導体基盤上に設けられた第１の導
電性物質で構成された浮遊ゲート内に蓄えられる電荷層
に応じて浮遊ゲートトランジスタのしきい値電圧を変化
させることによりデータを識別するようにしたメモリセ
ルにおいて、絶縁層を介して上記浮遊ゲートと接触しそ
の電位を制御することによりこの絶縁層のトンネル現象
を利用して上記浮遊ゲート内に電荷を注入制御する制御
ゲートと、上記浮遊ゲートと絶縁層を介して接触しその
電位を制御することによりこの絶縁層のトンネル現象を
利用して上記浮遊ゲート内に蓄積された電荷を放出制御
する第２の導電性物質で構成されたプログラミングゲー
トとを設け、上記制御ゲートおよびプログラミングゲー
トを用いて上記メモリセルのデータの消去およびプログ
ラムをそれぞれ行なうようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る半導体記憶装置のメモリセルを
、前記第７図に示すように２個のＭＯＳトランジスタで
構成した場合のパターン平面図である。なお、この実施
例のメモリセルも前記第８図と同様に、一層多結晶シリ
コンプロセスを用いて実現されている。この第１図に示
されるメモリセルが前記第８図のものと異なっていると
ころは、浮遊ゲート１２上に図示しない絶縁層を介して
例えばアルミニューム等の金属で構成されたプログラミ
ングゲート１９を配置形成するようにした点であり、そ
の他用８図と対応する箇所には同一符号を付してその説
明は省略する。

第２図は上記第１図のメモリセルのＡ−Ａ’線に沿った
断面図であり、２０は浮遊ゲート１２と上記プログラミ
ングゲート１９との間に設けられた絶縁層であり、２１
はフィールド絶縁層であり、かつ２２は制御ゲート１１
上等に設けられているゲート絶縁層である。なお、図示
するように、多結晶シリコン層からなる浮遊ゲート１２
の上面にはアスペリティ−と称される突起が生じている
。

このような構成のメモリにおいて、電子を浮遊ゲート１
２から放出する場合（プログラム）には、浮遊ゲート１
２との容量結合が大きい制御ゲート１１を低電位に設定
し、プログラミングゲート１９を高電位に上昇させれば
よい。上記のように浮遊ゲート１２の上面はアスペリテ
ィ−により電界の集中が容易であり、電子がエミッショ
ンしやすい。事実、下方に向かうトンネル電流は約１０
ＭＶ／ａｍ程度の電界を必要とするが、上方に向かうト
ンネル電流は３ないし５ＭＶ／ｃｍ程度の電界で起こる
。

このとき、ソース１４とドレイン１５は浮遊ゲート１２
との容量結合が小さいので、ある一定の電位に設定し、
選択ゲート１６の電位は任意の電位に設定してよい。

他方、電子を浮遊ゲート１２に注入するとき（データの
消去）は、通常のセルと同様に制御ゲート１１を高電位
に設定し、ソース、ドレインを低電位に落とし、選択ゲ
ート１６の電位をトランジスタがオン状態となるような
電位まで上昇させる。このとき、浮遊ゲート１２の電位
は制御ゲート２２の電位に追随して高電位に上昇するの
で、前記薄い絶縁膜の部分１８を通して電子が共通領３
＠！１３から浮遊ゲート１２に注入される。このとき、
プログラミングゲート１９の電位を低電位に設定してお
けば、プログラミングゲート１９が消去動作に悪影響を
及ぼすことはない。その理由は、既に述べたように多結
比較的厚くできる上、レイアウトを工夫してプログラミ
ングゲート１９と浮遊ゲート１２との接触面積を減少さ
せるようにすればこの間の容量は他の部分の容量に比し
て小さくできるからである。

以上のようにこの実施例のセルを用いれば、データの消
去並びにプログラム時に、ソース、ドレイン共同−レベ
ルにあり、片方にのみ高電位がかからないので、トラン
ジスタに高耐圧構造は不要である。従って、トランジス
タのチャネル長は最少ディメンジョンを使用でき、低濃
度領域もないのでｇｍは大きく、前記のチャネル幅Ｗも
比較的狭くできまたマスク合せ余裕等も考慮に入れる必
要がなく、この結果、集積密度の高い、ｇｍの大きいメ
モリセルを有する記憶装置を実現することができる。

第３図は上記第１図のようなパターンを有するセルを複
数個使用した実際のメモリ配列構成を示すパターン平面
図である。第３図において各セルは１バイト毎に制御ゲ
ート１１が区切られており、各制御ゲート１１はトラン
スファゲート用の例えばデプレッション型のＭＯＳトラ
ンジスタ３１を介してプログラムライン３２に共通に接
続されている。

また上記各ＭＯＳトランジスタ３１のゲートは対応する
バイトの選択ゲート１６に接続されており、図中縦に配
列されたセルのソース１４どうしおよびドレイン１５ど
うしがソース配線３３、ドレイン配線３４によりそれぞ
れ共通に接続されている。

このような構成において、データの消去およびプログラ
ムの期間中、すべてのソース配線３３およびドレイン配
線３４は同一電位に設定され、プログラムライン３２が
高電位に設定される。いま、第３図において、符号４１
．４２．４３で示されるセルを選択して消去もしくはプ
ログラムを行ない、符号４４．４５．４６で示されるセ
ルは非選択とする。消去時、選択された選択ゲート１１
は高電位に、非選択ゲート１１は低電位にそれぞれ設定
すると、選択ゲート１１にそのゲートが接続されている
ＭｏＳトランジスタ３１を介して対応する制御ゲート１
１が高電位に設定される。前記のようにプログラミング
ゲート１９は低電位にされているので、４４．４５．４
６のセルの制御ゲート１１、ソース１４、共通領域１３
、プログラミングゲート１９がすべて低電位にされ、浮
遊ゲート１２内の電子は何の影響も受けない。

これに対し、４１．４２．４３のセルでは制御ゲート１
１と共通領域１３間で電位差が生じ、このバイトの浮遊
ゲート１２には電子が注入される。なお、図中、右側に
隣接する同一選択ゲートのバイトについては、図示しな
いプログラムライン３２が低電位にされているので、そ
の制御ゲート１１の電位は低電位にされ、従って、浮遊
ゲート１２内の電子に対する影響はない。

次にこのメモリセルにデータをプログラムする場合を説
明する。例えば４２のセルのみプログラムを行なうもの
とする。このとき、図中下側に位置する非選択の選択ゲ
ート１６は高電位に、図中上側に位置する選択された選
択ゲート１６は低電位に設定され、さらにすべてのセル
のソース、ドレインは高電位に設定される。プログラミ
ングゲート１９については、書き込まれないセル４１．
４３は低電位、書き込まれるセル４２は高電位に設定す
る。このとき、非選択の制御ゲート１１は高電位にされ
ているので、セル４４．４５．４６の浮遊ゲート１２は
高電位に上昇する。セル４５については、浮遊ゲート１
２とプログラミングゲート１９との間に電位差を生じな
いので、浮遊ゲート１２の電子蓄積状態はそのまま保持
される。セル４４および４６については、浮遊ゲート１
２とプログラミングゲート１９との間に電界が生じるが
、前記したようにプログラミングゲート１９から浮遊ゲ
ート１２への下側の電子のエミッヨンは起りにくいので
、同様に浮遊ゲート１２の電子蓄積状態はそのまま保持
される。

一方、選択されている選択ゲート１６が低電位にされて
いるので、ここに接続されたＭＯＳトランジスタ３１は
オフとなり、対応する制御ゲート１１も低電位にされ、
プログラミングゲート１９が高電位にされているセル４
２のみ、浮遊ゲート１２とプログラミングゲート１９間
に電子のエミッションが起り易い方向に電界がかかる。

なお、図中右方向で隣接した非選択バイトについては、
制御ゲート１１が低電位であるが、プログラミングゲー
ト１９も低電位であるので浮遊ゲート１２の電子蓄積状
態はそのまま保持される。なおセル４１．４２．４３の
バイアス状態は通常のＥＥＰＲＯＭのプログラムモード
の場合と同様になるが、トンネル部分の電子の通過はア
スペリティ−からの電子のエミッション（３〜４ＭＶ／
ｃｍ）に比してはるかに起りにく＜　（１０ＭＶ／ｃｍ
）　、プログラム時の電位を適切に選べばエミッション
は無視することができる。

第４図はこの発明の他の実施例に係るメモリセルのパタ
ーン平面図であり、第５図は第４図のＢ−８’線に沿っ
た断面図である。この実施例のセルは共通領域１３と浮
遊ゲート１２どの間の薄い絶縁膜の部分１８を、共通領
域１３とソース１４との間に形成されるトランジスタ部
分側に配置して、この絶縁膜の部分１８とトランジスタ
部分とを共有化するようにしたものである。このような
構成とすることにより、集積密度をより高めることが可
能である。なお、このセルの場合、絶縁ｇＩ２２の部分
で消去のための電子の注入を行ない、絶縁膜２０の部分
でプログラムのための電子の放出を行なうようにする。

従来。このセルの欠点はプログラム時における絶縁［９
２０の部分の電界集中によるブレークダウンやリーク電
流の発生にあったが、この発明を採用すれば比較的低い
電界で絶縁ｍ２０の部分にトンネル電流を生じさせるこ
とができるので、従来のような問題は回避できる。

第６図はこの発明のさらに他の実施例によるセルの構成
を示すパターン平面図である。前記第１図もしくは第４
図の実施例ではいずれもこの発明によるセルを一層多結
晶シリコンプロセスを用いて実現する場合について説明
したが、これは第６図に示すように二層多結晶シリコン
プロセスを用いて実現することもできる。すなわち、第
６図において、浮遊ゲート１２および選択ゲート１Ｂは
それぞれ一層目の多結晶シリコン層で構成され、制御ゲ
ート１１は二層目の多結晶シリコン層で構成され、プロ
グラミングゲート１９は例えばアルミニューム等の金属
で構成されている。

［発明の効果〕 以上説明したようにこの発明によ゛れば、メモリセルの
集積密度が高く、しかもトランジスタのコンダクタンス
の大きい半導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る半導体記憶装置のメモリセルの
パターン平面図、第２図は第１図のメモリセルの断面図
、第３図は上記実施例のメモリセルを複数個集積化した
場合のパターン平面図、第４図はこの発明の他の実施例
による半導体記憶装置のメモリセルのパターン平面図、
第５図は第４図のメモリセルの断面図、第６図はこの発
明のさらに他の実施例によるメモリセルのパターン平面
図、第７図はＥＥＰＲＯＭのメモリセルの基本的構成を
示す回路図、第８図は第７図のセルの従来の素子構造を
示すパターン平面図、第９図は第５図のセルのデータの
プログラムもしくは消去を行なう場合のバイアス関係お
よび論理をまとめて示す図である。 １１・・・制御ゲート、１２・・・浮遊ゲート、１３・
・・共通領域、１４・・・ソース、１５・・・ドレイン
、１６・・・選択ゲート、１９・・・プログラミングゲ
ート。 出願人代理人　弁理士　鈴江武彦 第１図 第３図 第４図 第６！ｇｉ

Claims (5)

【特許請求の範囲】
1. （１）半導体基盤上に設けられた第１の導電性物質で構
   成された浮遊ゲート内に蓄えられる電荷量に応じて浮遊
   ゲートトランジスタのしきい値電圧を変化させることに
   よりデータを識別するようにしたメモリセルにおいて、
   絶縁膜を介して上記浮遊ゲートと接触しその電位を制御
   することによりこの絶縁膜のトンネル現象を利用して上
   記浮遊ゲート内に電荷を注入制御する制御ゲートと、上
   記浮遊ゲートと絶縁膜を介して接触しその電位を制御す
   ることによりこの絶縁膜のトンネル現象を利用して上記
   浮遊ゲート内に蓄積された電荷を放出制御する第２の導
   電性物質で構成されたプログラミングゲートとを設け、
   上記制御ゲートおよびプログラミングゲートを用いて上
   記メモリセルのデータの消去およびプログラムをそれぞ
   れ行なうようにしたことを特徴とする半導体記憶装置。
2. （２）前記制御ゲートが上記半導体基盤内に設けられた
   拡散領域で構成されている特許請求の範囲第１項に記載
   の半導体記憶装置。
3. （３）前記制御ゲートが前記浮遊ゲートと同じ導電性物
   質で構成されている特許請求の範囲第２項に記載の半導
   体記憶装置。
4. （４）トンネル現象が利用される前記各絶縁膜の部分と
   前記トランジスタ部分とが共有化されている特許請求の
   範囲第１項に記載の半導体記憶装置。
5. （５）前記第２の導電性物質で構成されたプログラミン
   グゲートと前記制御ゲートの絶縁膜のトンネル部分が共
   通領域を持たないようにされている特許請求の範囲第１
   項に記載の半導体記憶装置。