KR20220136605A

KR20220136605A - 메모리 장치 및 메모리 장치의 동작방법

Info

Publication number: KR20220136605A
Application number: KR1020210042452A
Authority: KR
Inventors: 문영조; 신현섭
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2021-04-01
Filing date: 2021-04-01
Publication date: 2022-10-11
Also published as: US20220319608A1; CN115206392A; US11715526B2

Abstract

본 기술은 서브블록 단위로 소거 가능한 메모리 장치 및 메모리 장치의 동작방법에 관한 것으로서, 기판과 교차하는 방향으로 적층되는 다수의 메모리 셀을 각각 포함하되 적어도 두 개 이상의 소스선택라인과 드레인선택라인 사이에 배열된 다수의 워드라인을 포함하며, 다수의 워드라인 중 가운데 위치한 적어도 두 개 이상의 워드라인이 더미(dummy)워드라인으로 사용되는 메모리 블록과, 다수의 워드라인 중 더미워드라인을 기준으로, 일측에 적층된 워드라인을 제1서브블록으로 구분하고, 타측에 적층된 워드라인을 제2서브블록으로 구분하며, 기판에 소거전압을 인가하는 소거동작구간에서 제1 및 제2서브블록 중 어느 하나를 선택한 뒤, 선택된 서브블록에 대해서만 독립적인 소거동작을 수행하는 주변회로, 및 소거동작구간에서, 선택된 서브블록에 소거공통전압의 전달을 제어하기 위한 제1전달전압의 레벨과 선택되지 않은 서브블록에 소거공통전압의 전달을 제어하기 위한 제2전달전압의 레벨을 서로 다르게 설정하여, 소거공통전압으로부터 선택된 서브블록의 워드라인에는 소거허용전압을 구동하고 선택되지 않은 서브블록의 워드라인은 플로팅(floating)시키도록 주변회로를 제어하는 제어로직을 포함한다.

Description

메모리 장치 및 메모리 장치의 동작방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 반도체 설계기술에 관한 것으로서, 구체적으로 서브블록 단위로 소거 가능한 메모리 장치 및 메모리 장치의 동작방법에 관한 것이다.

일반적으로 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 여러가지 반도체 장치 중 메모리 시스템(memory system)을 저장 매체로 사용하는 장치, 예컨대, 디지털 카메라와 스마트폰 및 태블릿 피씨 등과 같은 이동형 디지털 전자 장치에서는 데이터를 저장하기 위해 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)를 포함할 수 있다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다.

불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 유지되는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치(Flash Memory Device), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.

본 발명의 실시예는 서브블록 단위로 소거 가능한 메모리 장치에 있어서, 메모리 효율을 향상시킬 수 있고, 소거동작의 신뢰도를 개선할 수 있는 메모리 장치 및 메모리 장치의 동작방법에 관한 것이다.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 실시예에 따른 메모리 장치는, 기판과 교차하는 방향으로 적층되는 다수의 메모리 셀을 각각 포함하되 적어도 두 개 이상의 소스선택라인과 드레인선택라인 사이에 배열된 다수의 워드라인을 포함하며, 상기 다수의 워드라인 중 가운데 위치한 적어도 두 개 이상의 워드라인이 더미(dummy)워드라인으로 사용되는 메모리 블록; 상기 다수의 워드라인 중 상기 더미워드라인을 기준으로, 일측에 적층된 워드라인을 제1서브블록으로 구분하고, 타측에 적층된 워드라인을 제2서브블록으로 구분하며, 상기 기판에 소거전압을 인가하는 소거동작구간에서 상기 제1 및 제2서브블록 중 어느 하나를 선택한 뒤, 선택된 서브블록에 대해서만 독립적인 상기 소거동작을 수행하는 주변회로; 및 상기 소거동작구간에서, 상기 선택된 서브블록에 소거공통전압의 전달을 제어하기 위한 제1전달전압의 레벨과 선택되지 않은 서브블록에 상기 소거공통전압의 전달을 제어하기 위한 제2전달전압의 레벨을 서로 다르게 설정하여, 상기 소거공통전압으로부터 상기 선택된 서브블록의 워드라인에는 소거허용전압을 구동하고 상기 선택되지 않은 서브블록의 워드라인은 플로팅(floating)시키도록 상기 주변회로를 제어하는 제어로직을 포함할 수 있다.

본 발명의 또 다른 실시예에 따른 메모리 장치는, 기판과 교차하는 방향으로 적층되는 다수의 메모리 셀을 각각 포함하되 적어도 두 개 이상의 소스선택라인과 드레인선택라인 사이에 배열된 다수의 워드라인을 포함하며, 상기 다수의 워드라인 중 가운데 위치한 적어도 두 개 이상의 워드라인이 더미(dummy)워드라인으로 사용되는 메모리 블록; 상기 다수의 워드라인 중 상기 더미워드라인을 기준으로, 일측에 적층된 워드라인을 제1서브블록으로 구분하고, 타측에 적층된 워드라인을 제2서브블록으로 구분하며, 상기 기판에 소거전압을 인가하는 소거동작구간에서 상기 제1 및 제2서브블록 중 어느 하나를 선택한 뒤, 선택된 서브블록에 대해서만 독립적인 상기 소거동작을 수행하는 주변회로를 포함하며, 상기 주변회로는, 상기 소거동작구간에서, 상기 선택된 서브블록에 소거공통전압의 전달을 제어하기 위한 제1전달전압의 레벨과 선택되지 않은 서브블록에 상기 소거공통전압의 전달을 제어하기 위한 제2전달전압의 레벨을 서로 다르게 설정하여, 상기 소거공통전압으로부터 상기 선택된 서브블록의 워드라인에는 소거허용전압을 구동하고 상기 선택되지 않은 서브블록의 워드라인은 플로팅(floating)시킬 수 있다.

본 발명의 또 다른 실시예에 따른 메모리 장치의 동작방법은, 기판과 교차하는 방향으로 적층되는 다수의 메모리 셀을 각각 포함하되 적어도 두 개 이상의 소스선택라인과 드레인선택라인 사이에 배열된 다수의 워드라인을 포함하며, 상기 다수의 워드라인 중 가운데 위치한 적어도 두 개 이상의 워드라인이 더미(dummy)워드라인으로 사용되는 메모리 블록을 포함하되, 상기 다수의 워드라인 중 상기 더미워드라인을 기준으로, 일측에 적층된 워드라인을 제1서브블록으로 구분하고, 타측에 적층된 워드라인을 제2서브블록으로 구분하는 메모리 장치의 동작방법에 있어서, 상기 기판에 소거전압을 인가하는 소거동작구간에서 상기 제1 및 제2서브블록 중 어느 하나를 선택한 뒤, 선택된 서브블록에 대해서만 독립적인 상기 소거동작을 수행하는 소거단계; 및 상기 소거동작구간에서, 상기 제1 및 제2서브블록 중 선택된 서브블록에 소거공통전압의 전달을 제어하는 제1전달전압의 레벨과 선택되지 않은 서브블록에 상기 소거공통전압의 전달을 제어하는 제2전달전압의 레벨을 서로 다르게 설정하여, 상기 소거공통전압으로부터 상기 선택된 서브블록의 워드라인에는 소거허용전압을 구동하고 상기 선택되지 않은 서브블록의 워드라인은 플로팅(floating)시키는 전달단계를 포함할 수 있다.

본 기술은 서브블록 단위로 소거 가능한 메모리 장치에 있어서, 하나의 전압을 공급받아 서브블록마다 서로 다른 전달전압에 응답하여 내부의 워드라인을 구동하도록 제어할 수 있다.

또한, 본 기술은 소거 대상으로 선택된 서브블록과 선택되지 않은 서브블록 사이에 적어도 두 개 이상의 더미워드라인을 배치한 후, 더미 워드라인 각각을 서로 다른 레벨의 소거방지전압으로 구동할 수 있다.

또한, 본 기술은 소거동작구간 중 기판에 소거전압을 인가하는 시점보다 늦은 시점부터 설정된 시간 이내에 적어도 두 개의 드레인선택라인 또는 소스선택라인을 예정된 순서에 따라 순차적으로 플로팅시킬 수 있다.

이를 통해, 본 기술은 메모리 효율을 향상시킬 수 있고, 소거동작의 신뢰도를 개선할 수 있다.

도 1은 본 발명의 실시예에 따른 메모리 시스템의 일 예를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 장치의 일 예를 설명하기 위한 도면이다.
도 3은 도 2에 도시된 메모리 블록의 일 예를 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 메모리 장치에서 수행되는 소거동작의 일 예를 설명하기 위한 도면이다.
도 5 내지 도 8은 본 발명의 실시예에 따른 메모리 장치의 소거 동작 방법을 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 실시예에 따른 메모리 시스템의 일 예를 설명한다.

도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함할 수 있다. 호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치를 포함, 즉 컴퓨팅 장치 혹은 유무선 전자 장치를 포함할 수 있다.

호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공할 수 있다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 다수의 운영 시스템를 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 다수의 커맨드를 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드에 해당하는 동작, 즉 사용자 요청에 상응하는 동작를 수행할 수 있다.

또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장할 수 있다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치 중 어느 하나로 구현될 수 있다.

아울러, 메모리 시스템(110)을 구현하는 저장 장치은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.

그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함할 수 있다.

그리고, 메모리 시스템(110)에 포함된 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소 중 하나 등을 구성할 수 있다.

한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공할 수 있다.

도 2는 도 1에 도시된 메모리 장치의 일 예를 설명하기 위한 도면이다.

도 2을 참조하면, 본 발명의 실시예에 따른 메모리 장치(150)는, 데이터가 저장되는 메모리 셀 어레이(151)를 포함할 수 있다. 메모리 장치(150)는, 메모리 셀 어레이(151)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변회로(152, 153, 154, 155)를 포함할 수 있다. 메모리 장치(150)는, 메모리 컨트롤러(도 1의 130)의 제어에 따라 주변회로(152, 153, 154, 155)를 제어하는 제어로직(156)을 포함할 수 있다. 주변회로(152, 153, 154, 155)는, 로우 디코더(152), 페이지 버퍼(153) 및 입출력 버퍼(154) 및 전압발생기(155)를 포함할 수 있다.

메모리 셀 어레이(151)는, 다수의 메모리 블록(BLK1~BLKn, n은 양의 정수)을 포함할 수 있다. 각각의 메모리 블록(BLK1~BLKn)에는, 로컬라인(local lines; LL)과 비트라인(BL)이 연결될 수 있다. 예를 들면, 로컬라인(LL)은, 적어도 두 개 이상의 소스선택라인(SSL)과 적어도 두 개 이상의 드레인선택라인(DSL) 및 소스선택라인(SSL)과 드레인선택라인(DSL) 사이에 배열된 다수의 워드라인(WL)을 포함할 수 있다. 또한, 로컬라인(LL)은, 워드라인(WL) 사이에 배열된 적어도 두 개 이상의 더미라인(DWL)을 포함할 수 있다. 또한, 로컬라인(LL)은, 기판 바이어스 라인(PWL)을 포함할 수 있다. 로컬라인(LL)은 메모리 블록(BLK1~BLKn)에 각각 연결될 수 있으며, 비트라인(BL)은 메모리 블록(BLK1~BLKn)에 공통으로 연결될 수 있다. 메모리 블록(BLK1~BLKn)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록(BLK1~BLKn)에서 메모리 셀은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록(BLK1~BLKn)에서 메모리 셀은 기판과 교차하는 방향으로 적층될 수 있다.

로우 디코더(152)는, 워드라인(WL)과 선택라인(DSL, SSL) 및 더미라인(DWL)을 통해서 메모리 셀 어레이(151)에 전기적으로 연결될 수 있다. 페이지 버퍼(153)는 비트라인(BL)을 통해서 메모리 셀 어레이(151)에 전기적으로 연결될 수 있다. 전압발생기(155)는 기판 바이어스 라인(PWL)을 통해서 메모리 셀 어레이(151)에 전기적으로 연결될 수 있다.

한편, 다수의 메모리 블록(BLK1~BLKn) 각각은, 두 개 이상의 서브블록을 포함할 수 있다. 서브블록은 소거 단위에 해당될 수 있다. 두 개 이상의 서브블록 각각은, 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 기판과 교차하는 방향으로 적층된 다수의 메모리 셀을 포함할 수 있다.

로우 디코더(152)는 제어로직(156)의 제어에 응답하여 동작하도록 구성될 수 있다. 로우 디코더(152)는 제어로직(156)으로부터 로우 어드레스(RADD)를 수신할 수 있다. 로우 디코더(152)는 수신된 로우 어드레스(RADD)를 디코딩하도록 구성될 수 있다. 로우 디코더(152)는 디코딩된 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(151)에 포함된 다수의 메모리 블록(BLK1~BLKn) 중 어느 하나를 선택할 수 있다. 로우 디코더(152)는 선택된 메모리 블록의 워드라인(WL), 선택 라인(DSL, SSL) 및 더미라인(DWL)에 전압발생기(155)로부터의 동작전압들(S, SS, EPS, T1, T2)을 전달할 수 있다. 예컨대, 동작전압들(S, SS, EPS, T1, T2)은, 소거방지전압(EPS)과 소거공통전압(S)과 제1전달전압(T1)과 제2전달전압(T2) 및 선택전압(SS)을 포함할 수 있다.

페이지 버퍼(153)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 프로그램 동작시 페이지 버퍼(153)는 메모리 셀 어레이(151)의 비트라인(BL)로 프로그램될 데이터에 대응하는 전압을 전달할 수 있다. 읽기 동작시 페이지 버퍼(153)는 선택된 메모리 셀에 저장된 데이터를 비트라인(BL)을 통해서 감지하여 입출력 버퍼(154)에 전달할 수 있다. 소거동작구간에서 페이지 버퍼(153)는 메모리 셀 어레이(151)의 비트라인(BL)을 플로팅(flaoting)시킬 수 있다.

입출력 버퍼(154)는 프로그램 동작시에 외부로부터 입력되는 쓰기 데이터를 페이지 버퍼(153)로 전달할 수 있다. 입출력 버퍼(154)는 읽기 동작시 페이지 버퍼(153)로부터 제공되는 데이터를 외부로 출력할 수 있다. 입출력 버퍼(154)는 외부로부터 입력되는 어드레스(ADD) 또는 커맨드(CMD)를 제어로직(156)에 전달할 수 있다.

전압발생기(155)는 로우 디코더(152) 및 제어로직(156)에 연결될 수 있다. 전압발생기(155)는 제어로직(156)의 전압 제어 신호(VCON)에 응답하여 프로그램, 리드 및 소거에 필요한 다양한 전압을 생성하도록 구성될 수 있다. 전압발생기(155)에서 생성된 전압은 로우 디코더(152)를 통해서 메모리 셀 어레이(151)에 연결된 다수의 라인(DWL, DSL, WL, SSL)에 전달될 수 있다

전압발생기(155)는 메모리 셀 어레이(151)의 기판에 연결될 수 있다. 기판은 기판 바이어스 라인(PWL)을 통해 전압발생기(155)에 연결될 수 있다. 전압발생기(155)에 의해 생성된 소거전압은 메모리 셀 어레이(151)의 기판에 전달될 수 있다.

제어로직(156)은 로우 디코더(152), 페이지 버퍼(153), 입출력 버퍼(154) 및 전압발생기(155)에 연결될 수 있다. 제어로직(156)은 입출력 버퍼(154)를 통해 입력되는 커맨드(CMD)에 응답하여 메모리 장치(150)의 동작에 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력할 수 있다. 제어로직(156)은 입출력 버퍼(154)를 통해 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD) 및 칼럼 어드레스 신호(CADD)를 출력할 수 있다.

소거동작구간에서, 제어로직(156)은 전압발생기(155)에서 발생된 소거전압이 메모리 셀 어레이(151)에 포함된 다수의 메모리 블록(BLK1~BLKn) 중 선택된 메모리 블록의 기판에 전달되도록 전압발생기(155)를 제어할 수 있다.

제어로직(156)은, 소거동작구간에서 선택된 메모리 블록으로 소거공통전압(S)을 공급하도록 전압발생기(155) 및 로우 디코더(152)를 제어할 수 있다. 제어로직(156)은, 소거동작구간에서 선택된 메모리 블록에 포함된 두 개 이상의 서브블록 중 소거대상으로 선택된 서브블록의 워드라인에 소거공통전압(S)의 전달을 제어하기 위한 제1전달전압(T1)을 인가하도록 전압발생기(155) 및 로우 디코더(152)를 제어할 수 있다. 제어로직(156)은, 소거동작구간에서 선택된 메모리 블록에 포함된 두 개 이상의 서브블록 중 소거대상으로 선택되지 않은 서브블록에 소거공통전압(S)의 전달을 제어하기 위한 제2전달전압(T2)을 인가하도록 전압발생기(155) 및 로우 디코더(152)를 제어할 수 있다. 이를 통해, 제어로직(156)은, 소거동작구간에서 소거대상으로 선택된 서브블록의 워드라인에는 소거공통전압(S)으로부터 구동된 소거허용전압이 전달되도록 로우 디코더(152)를 제어할 수 있다. 또한, 제어로직(156)은, 소거동작구간에서 소거대상으로 선택되지 않은 서브블록의 워드라인은 플로팅(floating)되도록 로우 디코더(152)를 제어할 수 있다.

제어로직(156)은, 소거동작구간에서 선택된 메모리 블록의 소스선택라인(SSL) 및 드레인선택라인(DSL)을 플로팅시킬 수 있다. 또한, 제어로직(156)은, 소거동작구간 중 선택된 메모리 블록의 기판으로 소거전압을 인가하기 시작하는 제1시점에서 소스선택라인(SSL)에 선택전압(SS)을 인가하고 드레인선택라인(DSL)을 플로팅 시킨 뒤, 제1시점보다 늦은 제2시점부터 설정된 시간 이내에서 소스선택라인(SSL)을 플로팅시킬 수 있다. 또한, 제어로직(156)은, 소거동작구간 중 선택된 메모리 블록의 기판으로 소거전압을 인가하기 시작하는 제1시점에서 드레인선택라인(DSL)에 선택전압(SS)을 인가하고 소스선택라인(SSL)을 플로팅 시킨 뒤, 제1시점보다 늦은 제2시점부터 설정된 시간 이내에서 드레인선택라인(DSL)을 플로팅시킬 수 있다. 또한, 제어로직(156)은, 소거동작구간 중 선택된 메모리 블록의 기판으로 소거전압을 인가하기 시작하는 제1시점에서 소스선택라인(SSL) 및 드레인선택라인(DSL) 각각에 선택전압(SS)을 인가한 뒤, 제1시점보다 늦은 제2시점부터 설정된 시간 이내에서 소스선택라인(SSL) 및 드레인선택라인(DSL) 각각을 플로팅시킬 수 있다. 이때, 소스선택라인(SSL)의 경우, 적어도 두 개 이상의 소스선택라인(SSL) 중 기판에 상대적으로 가까운 라인부터 상대적으로 먼 라인까지 순차적으로으로 플로팅시킬 수 있다. 또한, 드레인선택라인(DSL)의 경우, 적어도 두 개 이상의 드레인선택라인(DSL) 중 기판에 상대적으로 먼 라인부터 상대적으로 가까운 라인까지 순차적으로으로 플로팅시킬 수 있다.

제어로직(156)은 소거동작구간에서 더미라인(DWL)에 소거방지전압(EPS)을 인가하도록 전압발생기(155)를 제어할 수 있다. 특히, 제어로직(156)은, 소거동작구간에서 적어도 두 개 이상의 더미라인(DWL)에 서로 다른 레벨의 소거방지전압(EPS)을 인가하도록 전압발생기(155)를 제어할 수 있다.

메모리 장치(150)의 집적도 향상을 위해서는 각 다수의 메모리 블록(BLK1~BLKn)에 포함된 셀 스트링들의 개수를 늘릴 필요가 있다. 메모리 장치(150)의 효율을 향상시키기 위해서는 각각의 다수의 메모리 블록(BLK1~BLKn)에 저장된 데이터를 소거한 후 데이터를 재기입하는데 소요되는 시간을 단축시킬 필요가 있다. 그러나, 각 다수의 메모리 블록(BLK1~BLKn)에 포함된 셀 스트링들의 개수가 증가되면 메모리 블록 단위로 소거를 수행하는 기존의 스킴에 의한 소거동작구간에서 시간이 많이 소요되어 메모리 효율이 저하된다.

본 발명의 실시예에서는, 각각의 다수의 메모리 블록(BLK1~BLKn)을 두 개 이상의 서브블록으로 분할하여 서브블록 단위로 소거 동작을 수행할 수 있다. 서브블록 단위의 소거는 메모리 블록 용량의 일부분을 소거하는 방식으로, 소용량의 데이터를 빠르고 효율적으로 소거할 수 있어 메모리 효율을 향상시킬 수 있다.

도 3은 도 2에 도시된 메모리 블록의 일 예를 설명하기 위한 도면이다.

도 3을 참조하면, 메모리 블록(BLKi)은 다수의 비트라인(BL)과 공통 소스 라인(CSL) 사이에 연결된 다수의 셀 스트링들(CSTR11~CSTR24)을 포함할 수 있다. 스트링들(CSTR11~CSTR24)은 서로 동일하게 구성될 수 있다.

스트링들(CSTR11~CSTR24)은 각각 연관된 비트라인(BL)과 공통 소스 라인(CSL) 사이에 연결될 수 있다.

각각의 스트링들(CSTR11~CSTR24)은 연관된 비트라인(BL)과 공통 소스 라인(CSL) 사이에 직렬 연결된 다수의 드레인선택 트랜지스터(DST<1:2>)와 다수의 메모리 셀(MC<1:8>)과 다수의 더미 메모리 셀(DMC<1:2>) 및 다수의 소스선택 트랜지스터(SST<1:2>)을 포함할 수 있다. 메모리 셀(MC<1:8>)은 유효한 데이터 저장에 사용되는 메모리 셀을 나타내고, 더미 메모리 셀(DMC<1:2>)은 유효한 데이터 저장에 사용되지 않는 메모리 셀을 나타낸다.

소스선택 트랜지스터(SST<1:2>), 메모리 셀(MC<1:8>), 더미 메모리 셀(DMC<1:2>) 및 드레인선택 트랜지스터(DST<1:2>)는 높이방향(VD)을 따라서 순차적으로 배치될 수 있다. 이때, 더미 메모리 셀(DMC<1:2>)은, 메모리 셀(MC<1:8>) 가운데 위치할 수 있다. 예컨대, 도면에서와 같이 제1 내지 제4 메모리 셀(MC<1:4>)과 제5 내지 제8 메모리 셀(MC<5:8>) 사이에 더미 메모리 셀(MC<1:8>)이 배치될 수 있다.

소스선택 트랜지스터(SST<1:2>)의 게이트들은 각각 대응하는 소스선택라인인(SSL<1:2>)에 연결될 수 있다. 메모리 셀(MC<1:8>)의 게이트들은 각각 대응하는 워드라인(WL<1:8>)에 연결될 수 있다. 더미 메모리 셀(DMC<1:2>)의 게이트들은 각각 대응하는 더미워드라인(DWL<1:2>)에 연결될 수 있다. 드레인선택 트랜지스터(DST<1:2>)의 게이트들은 각각 대응하는 드레인선택라인(DSL<1:2>)에 연결될 수 있다.

공통 소스 라인(CSL)은 기판(미도시)에 형성될 수 있다. 기판은 제1방향(FD) 및 제2방향(SD)으로 신장되는 주면을 가질 수 있다. 공통 소스 라인(CSL)은 제2방향(SD)으로 신장될 수 있다. 제1방향(FD) 및 제2방향(SD)은 서로 직교하는 방향일 수 있다.

비트라인(BL)은 제1방향(FD)으로 신장되며 제2방향(SD)을 따라서 배치될 수 있다. 소스선택라인(SSL<1:2>), 워드라인(WL<1:8>), 더미워드라인(DWL<1:2>), 드레인선택라인(DSL<1:2>)은 제2방향(SD)으로 신장될 수 있다.

셀 스트링들(CSTR11~CSTR24)은 기판의 주면에 수직한 높이방향(VD)을 따라서 신장되며, 제1방향(FD) 및 제2방향(SD)을 따라서 배열될 수 있다. 각각의 스트링들(CSTR11~CSTR24)에서 소스선택 트랜지스터(SST<1:2>)에 가장 인접한 메모리 셀(MC<1>)의 높이가 가장 낮고, 드레인선택 트랜지스터(DST<1:2>)에 가장 인접한 메모리 셀(MC<8>)의 높이가 가장 높을 수 있다.

예시적으로, 도 3에서 각 셀 스트링들(CSTR11~CSTR24)에 2개의 드레인선택 트랜지스터(DST<1:2>) 및 2개의 소스선택 트랜지스터(SST)가 제공되는 것으로 도시되어 있다. 그러나, 각 셀 스트링들(CSTR11~CSTR24)에는 적어도 두 개 이상의 드레인선택 트랜지스터 또는 적어도 두 개 이상의 소스선택 트랜지스터가 제공될 수 있다.

예시적으로, 도 3에서 각 셀 스트링들(CSTR11~CSTR24)이 8개의 메인 메모리 셀(MC<1:8>)이 포함되는 것으로 도시되어 있다. 그러나, 각 셀 스트링들(CSTR11~CSTR24)에는 적어도 두 개 이상의 메모리 셀이 제공될 수 있다.

예시적으로, 도 3에서 각 셀 스트링들(CSTR11~CSTR24)이 4개의 메인 메모리 셀(MC<1:4>)과 나머지 4개의 메모리 셀(MC<5:8>) 사이에 2개의 더미 메모리 셀(DMC<1:2>)을 포함하는 것으로 도시되어 있다. 그러나, 각 셀 스트링(CSTR11~CSTR24)은 두 개 이상의 더미 메모리 셀을 포함할 수 있다.

한편, 메모리 블록(BLKi)은 제1서브블록(Sub-block1) 및 제2서브블록(Sub-block2)을 포함할 수 있다. 제1서브블록(Sub-block1)은 제1 내지 제4워드라인(WL<1:4>)을 포함할 수 있고, 제2서브블록(Sub-block2)은 제5 내지 제8워드라인(WL<5:8>)을 포함할 수 있다. 이때, 제1서브블록(Sub-block1) 및 제2서브블록(Sub-block2)은 높이방향(VD)을 따라서 배치될 수 있다. 즉, 2개의 더미워드라인(DWL<1:2>)을 기준으로 일측에 적층된 제1 내지 제4워드라인(WL<1:4>)을 제1서브블록(Sub-block1)으로 구분하고, 타측에 적층된 제5 내지 제8워드라인(WL<5:8>)을 제2서브블록(Sub-block2)으로 구분할 수 있다.

제1서브블록(Sub-block1)과 제2서브블록(Sub-block2)은 서로 간에 독립적으로 소거될 수 있다. 즉, 제1서브블록(Sub-block1)과 제2서브블록(Sub-block2) 중 어느 하나의 서브블록을 선택하여, 선택된 서브블록에 대해서만 소거동작을 수행하고, 선택되지 않은 서브블록에 대해서는 소거동작을 수행하지 않을 수 있다. 여기서, 제1 내지 제4워드라인(WL<1:4>)과 제5 내지 제8워드라인(WL<5:8>) 사이에 위치하는 2개의 더미워드라인(DWL<1:2>)에는, 제1서브블록(Sub-block1)과 제2서브블록(Sub-block2)을 구분하여 독립적으로 소거시키기 위해 소거방지전압이 구동될 수 있다. 또한, 2개의 더미워드라인(DWL<1:2>) 각각에 구동되는 소거방지전압의 레벨은 서로 다를 수 있다.

이상에서는 하나의 메모리 블록(BLKi)의 내부에서 정의되는 서브블록의 구분 방법을 예시적으로 설명하였다. 하지만, 서브블록의 구분 기준은 도시된 예에만 국한되지 않는다. 즉, 하나의 물리 블록(BLKi)이 2개의 서브블록(Sub-block1, Sub-block2)을 포함하는 예가 설명되었으나, 하나의 물리 블록(BLKi)은 3개 이상의 서브블록을 포함할 수 있다. 또한, 하나의 서브블록(Sub-block1 or Sub-block2)에 4개의 워드라인을 포함하는 예가 설명되었으나, 하나의 서브블록(Sub-block1 or Sub-block2)에 3개 이하 또는 5개 이상의 워드라인을 포함할 수 있음은 잘 이해될 것이다. 또한, 2개의 서브블록(Sub-block1, Sub-block2)을 구분하기 위해 2개의 더미워드라인(DWL<1:2>)을 포함하는 예가 설명되었으나, 1개 또는 3개 이상의 더미워드라인을 포함할 수 있음은 잘 이해될 것이다.

도 4는 본 발명의 실시예에 따른 메모리 장치에서 수행되는 소거동작의 일 예를 설명하기 위한 도면이다.

도 1 내지 도 4를 참조하면, 본 발명의 실시예에 따른 메모리 장치(150)에서 수행하는 소거동작의 일 예를 설명할 수 있다.

먼저, 메모리 장치(150)는, 도 2에서 설명된 바와 같이 메모리 셀 어레이(151)와, 주변회로(152, 153, 154, 155), 및 제어로직(156)을 포함할 수 있다.

여기서, 메모리 셀 어레이(151)는, 기판과 교차하는 방향으로 적층되는 다수의 메모리 셀을 각각 포함하되 적어도 두 개 이상의 소스선택라인(SSL<1:2>)과 적어도 두 개 이상의 드레인선택라인(DSL<1:2>) 사이에 배열된 다수의 워드라인(WL<1:8>, DWL<1:2>)을 포함할 수 있다. 다수의 워드라인(WL<1:8>) 중 가운데 위치한 적어도 두 개 이상의 더미워드라인(DWL<1:2>)이 더미(dummy)워드라인으로 사용되는 다수의 메모리 블록(BLK1~BLKn)을 포함할 수 있다.

그리고, 주변회로(152, 153, 154, 155)는, 다수의 메모리 블록(BLK1~BLKn) 각각에 포함된 다수의 워드라인(WL<1:8>, DWL<1:2>) 중 가운데 위치하는 더미워드라인(DWL<1:2>)을 기준으로 일측에 적층된 워드라인(WL<1:4>)을 제1서브블록(Sub-block1)으로 구분하고, 타측에 적층된 워드라인(WL<5:8>)을 제2서브블록(Sub-block2)으로 구분할 수 있다. 이때, 다수의 메모리 블록(BLK1~BLKn) 및 다수의 메모리 블록(BLK1~BLKn) 각각에 적어도 두 개 이상의 서브블록(Sub-block1, Sub-block2)이 포함되는 구성의 구체적인 실시예는 전술한 도 3에서 설명된 바 있다.

그리고, 주변회로(152, 153, 154, 155)는, 다수의 메모리 블록(BLK1~BLKn) 중 선택된 메모리 블록의 기판에 소거전압을 인가하여 소거동작을 수행할 수 있다. 즉, 주변회로(152, 153, 154, 155)는, 선택된 메모리 블록의 공통소스라인(CSL)에 소거전압을 인가하여 소거동작을 수행할 수 있다. 이때, 주변회로(152, 153, 154, 155)는, 선택된 메모리 블록의 기판에 소거전압을 인가하는 소거동작구간에서, 선택된 메모리 블록에 포함된 제1서브블록(Sub-block1)과 제2서브블록(Sub-block2) 중 어느 하나를 선택한 뒤, 선택된 서브블록에 대해서만 독립적인 소거동작을 수행할 수 있다. 예컨대, 제1서브블록(Sub-block1)이 소거대상으로 선택되고, 제2서브블록(Sub-block2)이 소거대상으로 선택되지 않는 경우, 제1서브블록(Sub-block1)에 대해서만 소거동작이 수행되고, 제2서브블록(Sub-block2)에 대해서는 소거동작이 수행되지 않을 수 있다.

참고로, 선택된 메모리 블록의 기판에 소거전압을 인가하여 선택된 메모리 블록의 채널(Channel)의 전위레벨을 높이는 방식을 통해 프로그램 상태의 메모리 셀을 소거하는 동작을 GIDL(Gate Induce Drain Leakage) 방식의 소거동작으로 정의할 수 있다. 즉, GIDL 방식의 소거동작에서 선택된 메모리 블록에 포함된 다수의 메모리 셀 중 프로그램 상태인 메모리 셀의 전하 저장층에 저장된 전자들은 채널(Channel)의 높은 전위 레벨과 워드라인의 낮은 전위 레벨에 의해 디트랩될 수 있으며, 그에 따라 프로그램 상태의 메모리 셀은 소거 상태로 천이될 수 있다.

그리고, 주변회로(152, 153, 154, 155)는, 소거동작구간에서 선택된 메모리 블록에 포함된 제1서브블록(Sub-block1)과 제2서브블록(Sub-block2) 중 소거대상으로 선택된 서브블록에 소거공통전압(S)의 전달을 제어하기 위한 제1전달전압(T1)의 레벨과 소거대상으로 선택되지 않은 서브블록에 소거공통전압(S)의 전달을 제어하기 위한 제2전달전압(T2)의 레벨을 서로 다르게 설정할 수 있다. 이를 통해, 주변회로(152, 153, 154, 155)는, 소거공통전압(S)으로부터 선택된 서브블록의 워드라인에는 소거허용전압을 구동하고, 선택되지 않은 서브블록의 워드라인은 플로팅(floating)시킬 수 있다. 주변회로(152, 153, 154, 155)는, 제1전달전압(T1)의 레벨을 소거공통전압(S)의 레벨보다 예정된 레벨이상 높게 설정하여 소거허용전압이 소거공통전압(S)과 같은 레벨을 유지하도록 제어할 수 있다. 주변회로(152, 153, 154, 155)는, 제2전달전압(T2)의 레벨을 소거공통전압(S)의 레벨 이하가 되도록 설정하여 소거공통전압(S)이 선택되지 않은 서브블록의 워드라인으로 전달되는 것을 차단하도록 제어할 수 있다. 예컨대, 소거공통전압(S)은 접지전압(VSS)레벨 또는 접지전압(VSS)보다 낮은 네거티브레벨로 설정될 수 있다. 따라서, 소거허용전압은 접지전압(VSS)레벨 또는 접지전압(VSS)보다 낮은 네거티브레벨을 가질 수 있다. 또한, 제1전달전압(T1)의 레벨은 접지전압(VSS)보다 높은 레벨, 즉, 3볼트(V)레벨과 4.5볼트(V)레벨 사이의 어느 한 레벨로 설정될 수 있다. 또한, 제2전달전압(T2)의 레벨은 접지전압(VSS)레벨 또는 접지전압(VSS)보다 낮은 네거티브레벨로 설정될 수 있다.

그리고, 주변회로(152, 153, 154, 155)는, 제1서브블록(Sub-block1)의 워드라인(WL<1:4>)과 제2서브블록(Sub-block2)의 워드라인(WL<5:8>) 사이에 배치되는 더미워드라인(DWL<1:2>)에 소거방지전압을 인가함으로써, 제1서브블록(Sub-block1)과 제2서브블록(Sub-block2) 중 소거대상으로 선택된 서브블록의 소거동작이 소거대상으로 선택되지 않은 서브블록에 미치는 영향을 최소화할 수 있다. 또한, 더미워드라인(DWL<1:2>)의 개수가 적어도 두 개 이상이므로, 주변회로(152, 153, 154, 155)는, 더미워드라인(DWL<1:2>) 중 중 소거대상으로 선택된 서브블록에 상대적으로 가까울수록 상대적으로 낮은 전위레벨을 갖는 소거방지전압을 인가하고, 상대적으로 멀수록 상대적으로 높은 전위레벨을 갖는 소거방지전압을 인가할 수 있다. 이때, 소거방지전압은, 소거허용전압보다 높고 소거전압보다 낮은 전위레벨을 가질 수 있다. 예컨대, 2개의 더미워드라인(DWL<1:2>) 중 소거대상으로 선택된 서브블록에 상대적으로 가까운 하나의 더미워드라인에 5볼트(V)레벨을 갖는 소거방지전압을 인가하고, 소거대상으로 선택된 서브블록에 상대적으로 먼 하나의 더미워드라인에 10볼트(V)레벨을 갖는 소거방지전압을 인가할 수 있다.

그리고, 주변회로(152, 153, 154, 155)는, 소거동작구간에서 선택된 메모리 블록의 소스선택라인(SSL) 및 드레인선택라인(DSL)을 플로팅시킬 수 있다. 또한, 주변회로(152, 153, 154, 155)는, 소거동작구간 중 선택된 메모리 블록의 기판으로 소거전압을 인가하기 시작하는 제1시점에서 소스선택라인(SSL)에 선택전압(SS)을 인가하고 드레인선택라인(DSL)을 플로팅 시킨 뒤, 제1시점보다 늦은 제2시점부터 설정된 시간 이내에서 소스선택라인(SSL)을 플로팅시킬 수 있다. 또한, 주변회로(152, 153, 154, 155)는, 소거동작구간 중 선택된 메모리 블록의 기판으로 소거전압을 인가하기 시작하는 제1시점에서 드레인선택라인(DSL)에 선택전압(SS)을 인가하고 소스선택라인(SSL)을 플로팅 시킨 뒤, 제1시점보다 늦은 제2시점부터 설정된 시간 이내에서 드레인선택라인(DSL)을 플로팅시킬 수 있다. 또한, 주변회로(152, 153, 154, 155)는, 소거동작구간 중 선택된 메모리 블록의 기판으로 소거전압을 인가하기 시작하는 제1시점에서 소스선택라인(SSL) 및 드레인선택라인(DSL) 각각에 선택전압(SS)을 인가한 뒤, 제1시점보다 늦은 제2시점부터 설정된 시간 이내에서 소스선택라인(SSL) 및 드레인선택라인(DSL) 각각을 플로팅시킬 수 있다. 이때, 소스선택라인(SSL)의 경우, 적어도 두 개 이상의 소스선택라인(SSL) 중 기판에 상대적으로 가까운 라인부터 상대적으로 먼 라인까지 순차적으로으로 플로팅시킬 수 있다. 또한, 드레인선택라인(DSL)의 경우, 적어도 두 개 이상의 드레인선택라인(DSL) 중 기판에 상대적으로 먼 라인부터 상대적으로 가까운 라인까지 순차적으로으로 플로팅시킬 수 있다.

좀 더 구체적으로, 주변회로(152, 153, 154, 155) 중 로우 디코더(152)는, 블록 디코더(1521)와 라인드라이버(1522)와 제1선택트랜지스터(1523) 및 제2선택트랜지스터(1524)를 포함할 수 있다.

블록 디코더(1511)는, 블록 어드레스(BLK_ADD)를 디코딩하여 블록선택신호(SEL_BLK)와 제1서브선택신호(SEL_SUB1) 및 제2서브선택신호(SEL_SUB2)를 출력할 수 있다. 이때, 블록 어드레스(BLK_ADD)는 로우 어드레스(RADD, 도 2 참조)에 포함될 수 있다. 예를 들어, 블록 디코더(1511)는, 블록 어드레스(BLK_ADD)에 응답하여 다수의 메모리 블록(BLK1~BLKn) 중 동작대상(리드, 프로그램, 소거 등을 포함함)으로 선택된 메모리 블록과 선택되지 않은 메모리 블록을 구분할 수 있다. 예컨대, 다수의 메모리 블록(BLK1~BLKn) 중 동작대상으로 선택된 메모리 블록의 경우 블록선택신호(SEL_BLK)가 로직'하이'로 설정되고, 동작대상으로 선택되지 않은 메모리 블록의 경우 블록선택신호(SEL_BLK)가 로직'로우'로 설정될 수 있다.

또한, 블록 디코더(1521)는, 블록 어드레스(BLK_ADD)에 응답하여 선택된 메모리 블록에 포함된 제1서브블록(Sub-block1)과 제2서브블록(Sub-block2) 중 소거대상으로 선택된 서브블록과 소거대상으로 선택되지 않은 서브블록을 구분할 수 있다. 이때, 블록 디코더(1521)는, 소거대상으로 선택된 서브블록에 대응하는 서브선택신호(SEL_SUB1 or SEL_SUB2)의 레벨을 제1전달전압(T1)의 레벨로 설정하고, 선택되지 않은 서브블록에 대응하는 서브선택신호(SEL_SUB1 or SEL_SUB2)의 레벨을 제2전달전압(T2)의 레벨로 설정할 수 있다. 예컨대, 제1서브블록(Sub-block1)이 소거대상으로 선택되고 제2서브블록(Sub-block2)이 소거대상으로 선택되지 않는 경우, 제1서브선택신호(SEL_SUB1)의 레벨을 제1전달전압(T1)의 레벨로 설정하고 제2서브선택신호(SEL_SUB2)의 레벨을 제2전달전압(T2)의 레벨로 설정할 수 있다.

참고로, 제1서브블록(Sub-block1) 및 제2서브블록(Sub-block2)의 워드라인(WL<1:8>)에 대해 소거동작이 아닌 다른 동작(리드, 프로그램 등을 포함함)을 수행하는 경우, 라인드라이버(1522)에서 생성된 전압이 워드라인(WL<1:8>)에 그대로 구동될 수 있도록 서브선택신호(SEL_SUB1, SEL_SUB2)의 레벨이 설정될 수 있다.

제1선택트랜지스터(1523)는, 블록 디코더(1521)에서 생성된 제1서브선택신호(SEL_SUB1)에 응답하여 라인드라이버(1522)에서 생성된 전압을 제1서브블록(Sub-block1)의 워드라인(WL<1:4>)에 구동하기 위한 다수의 트랜지스터를 포함할 수 있다. 예컨대, 소거동작구간에서 제1서브선택신호(SEL_SUB1)가 제1전달전압(T1)의 레벨로 설정되는 경우, 제1선택트랜지스터(1523)는, 제1전달전압(T1)에 응답하여 라인드라이버(1522)에서 생성된 소거공통전압(S)을 소거허용전압으로서 출력함으로써, 제1서브블록(Sub-block1)의 워드라인(WL<1:4>)을 소거허용전압으로 구동할 수 있다. 또 다른 예를 들면, 소거동작구간에서 제1서브선택신호(SEL_SUB1)가 제2전달전압(T2)의 레벨로 설정되는 경우, 제1선택트랜지스터(1523)는, 제2전달전압(T2)에 응답하여 라인드라이버(1522)에서 생성된 소거공통전압(S)의 전달을 차단함으로써, 제1서브블록(Sub-block1)의 워드라인(WL<1:4>)을 플로팅시킬 수 있다.

제2선택트랜지스터(1524)는, 블록 디코더(1521)에서 생성된 제2서브선택신호(SEL_SUB2)에 응답하여 라인드라이버(1522)에서 생성된 전압을 제2서브블록(Sub-block2)의 워드라인(WL<5:8>)에 구동하기 위한 다수의 트랜지스터를 포함할 수 있다. 예컨대, 소거동작구간에서 제2서브선택신호(SEL_SUB2)가 제1전달전압(T1)의 레벨로 설정되는 경우, 제2선택트랜지스터(1524)는, 제1전달전압(T1)에 응답하여 라인드라이버(1522)에서 생성된 소거공통전압(S)을 소거허용전압으로서 출력함으로써, 제2서브블록(Sub-block2)의 워드라인(WL<5:8>)을 소거허용전압으로 구동할 수 있다. 또 다른 예를 들면, 소거동작구간에서 제2서브선택신호(SEL_SUB2)가 제2전달전압(T2)의 레벨로 설정되는 경우, 제2선택트랜지스터(1524)는, 제2전달전압(T2)에 응답하여 라인드라이버(1522)에서 생성된 소거공통전압(S)의 전달을 차단함으로써, 제2서브블록(Sub-block2)의 워드라인(WL<5:8>)을 플로팅시킬 수 있다.

라인드라이버(1522)는, 블록 디코더(1521)에서 출력되는 블록선택신호(SEL_BLK)에 응답하여 선택된 메모리 블록의 워드라인(WL<1:8>, DWL<1:2>)과 소스선택라인(SSL<1:2>) 및 드레인선택라인(DSL<1:2>)을 구동하기 위한 여러 구동전압(VSSL<1:2>, VWL<1:8>, VDWL<1:2>, VDSL<1:2>)을 생성할 수 있다. 이때, 라인드라이버(1522)에서 생성되는 여러 구동전압(VSSL<1:2>, VWL<1:8>, VDWL<1:2>, VDSL<1:2>)은, 선택된 메모리 블록에 대한 동작의 종류(리드, 프로그램, 소거 등을 포함함)에 따라 다양한 레벨을 갖는 형태로 생성될 수 있다.

도 5 내지 도 8은 본 발명의 실시예에 따른 메모리 장치의 소거 동작 방법을 설명하기 위한 도면이다.

먼저, 도 1 내지 도 5를 참조하면, 다수의 메모리 블록(BLK1~BLKn) 중 선택된 메모리 블록에 포함된 제2서브블록(Sub-block2)에 대해 소거동작을 수행하고 제1서브블록(Sub-block1)에 대해서는 소거동작을 수행하지 않는 경우를 알 수 있다.

구체적으로, 선택된 메모리 블록의 기판에 소거전압을 인가하여 제2서브블록(Sub-block2)에 대해 소거동작을 수행할 수 있다. 즉, 선택된 메모리 블록의 공통소스라인(CSL)에 소거전압을 인가하여 제2서브블록(Sub-block2)에 대한 소거동작을 수행할 수 있다.

선택된 메모리 블록의 기판에 소거전압이 인가되는 소거동작구간에서 로우 디코더(152)에 포함된 라인드라이버(1522)는, 제1서브블록(Sub-block1) 및 제2서브블록(Sub-block2)으로 소거공통전압(S)을 인가할 수 있다. 이때, 제1서브블록(Sub-block1)에 대해서는 소거동작을 수행하지 않으므로, 로우 디코더(152)에 포함된 블록 디코더(1521)는, 제1서브선택신호(SEL_SUB1)의 레벨을 제2전달전압(T2)레벨로 설정할 수 있다. 따라서, 라인드라이버(1522)에서 제1서브블록(Sub-block1)으로 전달된 소거공통전압(S)은, 제1서브블록(Sub-block1)의 워드라인(WL<1:4>)에 전달되지 못하고, 제1서브블록(Sub-block1)의 워드라인(WL<1:4>)은 플로팅될 수 있다. 또한, 제2서브블록(Sub-block2)에 대해서는 소거동작을 수행하므로, 로우 디코더(152)에 포함된 블록 디코더(1521)는, 제2서브선택신호(SEL_SUB2)의 레벨을 제1전달전압(T1)레벨로 설정할 수 있다. 따라서, 라인드라이버(1522)에서 제2서브블록(Sub-block2)으로 전달된 소거공통전압(S)은, 제2서브블록(Sub-block2)의 워드라인(WL<5:8>)에 소거허용전압으로서 구동될 수 있다.

선택된 메모리 블록의 기판에 소거전압이 인가되는 소거동작구간에서 로우 디코더(152)에 포함된 라인드라이버(1522)는, 제1서브블록(Sub-block1)의 워드라인(WL<1:4>)과 제2서브블록(Sub-block2)의 워드라인(WL<5:8>) 사이에 위치하는 더미워드라인(DWL<1:2>)에 소거방지전압(EPS1, EPS2)을 인가할 수 있다. 이때, 제2서브블록(Sub-block2)이 소거대상으로 선택된 서브블록이고, 제1서브블록(Sub-block1)은 소거대상으로 선택되지 않은 서브블록이므로, 더미워드라인(DWL<1:2>) 중 제2서브블록(Sub-block2)에 상대적으로 가까운 제2더미워드라인(DWL<2>)에 상대적으로 낮은 레벨을 갖는 제1소거방지전압(EPS1)을 구동하고, 더미워드라인(DWL<1:2>) 중 제2서브블록(Sub-block2)에 상대적으로 먼 제1더미워드라인(DWL<1>)에 상대적으로 높은 레벨을 갖는 제2소거방지전압(EPS2)을 구동할 수 있다.

선택된 메모리 블록의 기판에 소거전압이 인가되는 소거동작구간에서 로우 디코더(152)에 포함된 라인드라이버(1522)는, 드레인선택라인(DSL<1:2>) 및 소스선택라인(SSL<1:2>)을 플로팅시킬 수 있다.

도 1 내지 도 4 및 도 6을 참조하면, 다수의 메모리 블록(BLK1~BLKn) 중 선택된 메모리 블록에 포함된 제2서브블록(Sub-block2)에 대해 소거동작을 수행하고 제1서브블록(Sub-block1)에 대해서는 소거동작을 수행하지 않는 경우를 알 수 있다.

선택된 메모리 블록의 기판에 소거전압이 인가되는 소거동작구간에서 로우 디코더(152)에 포함된 라인드라이버(1522)는, 드레인선택라인(DSL<1:2>)을 플로팅시킬 수 있다.

선택된 메모리 블록의 기판에 소거전압이 인가되는 소거동작구간에서 로우 디코더(152)에 포함된 라인드라이버(1522)는, 소거동작구간 중 선택된 메모리 블록의 기판으로 소거전압을 인가하기 시작하는 제1시점에서 소스선택라인(SSL<1:2>)에 선택전압(SS)을 인가하고, 제1시점보다 늦은 제2시점부터 설정된 시간 이내에서 소스선택라인(SSL<1:2>)을 플로팅시킬 수 있다. 이때, 적어도 두 개 이상의 소스선택라인(SSL<1:2>) 중 기판에 상대적으로 가까운 라인부터 상대적으로 먼 라인까지 순차적으로으로 플로팅시킬 수 있다. 예컨대, 2개의 소스선택라인(SSL<1:2>) 중 기판에 상대적으로 가까운 제1소스선택라인(SSL<1>)의 경우, 제1시점에 선택전압(SS)을 인가하고, 제2시점에 플로팅시킬 수 있다. 반면, 2개의 소스선택라인(SSL<1:2>) 중 기판에 상대적으로 먼 제1소스선택라인(SSL<1>)의 경우, 제1시점에 선택전압(SS)을 인가하고, 제2시점에서 제1시간이 흐른 시점에서 플로팅시킬 수 있다.

여기서, 소거전압의 타겟(target) 레벨이 20볼트(V)라고 가정하고 제2시점부터 설정된 시간이 흐른 시점을 제3시점이라고 가정할 때, 제1시점과 제3시점 사이의 구간은, 소거전압의 레벨이 0볼트(V)에서 20볼트(V)로 상승하는 구간이라고 가정할 수 있다. 또한, 제2시점과 제2시점에서 제1시간이 흐른 시점 사이의 구간은, 소거전압의 레벨이 1볼트(V) 상승하는 구간일 수 있다. 예컨대, 제2시점에서 소거전압의 레벨이 8볼트(V)일 경우 제2시점에서 제1시간이 흐른 시점은 소거전압의 레벨이 9볼트(V)일 수 있으며, 소거전압은 타겟 레벨인 20볼트(V)까지 상승할 수 있다. 또한, 제2시점에서 제1시간이 흐른 시점은 제3시점보다 앞선 시점일 수 있다.

도 1 내지 도 4 및 도 7을 참조하면, 다수의 메모리 블록(BLK1~BLKn) 중 선택된 메모리 블록에 포함된 제1서브블록(Sub-block1)에 대해 소거동작을 수행하고 제2서브블록(Sub-block2)에 대해서는 소거동작을 수행하지 않는 경우를 알 수 있다.

구체적으로, 선택된 메모리 블록의 기판에 소거전압을 인가하여 제1서브블록(Sub-block1)에 대해 소거동작을 수행할 수 있다. 즉, 선택된 메모리 블록의 공통소스라인(CSL)에 소거전압을 인가하여 제1서브블록(Sub-block1)에 대한 소거동작을 수행할 수 있다.

선택된 메모리 블록의 기판에 소거전압이 인가되는 소거동작구간에서 로우 디코더(152)에 포함된 라인드라이버(1522)는, 제1서브블록(Sub-block1) 및 제2서브블록(Sub-block2)으로 소거공통전압(S)을 인가할 수 있다. 이때, 제2서브블록(Sub-block2)에 대해서는 소거동작을 수행하지 않으므로, 로우 디코더(152)에 포함된 블록 디코더(1521)는, 제2서브선택신호(SEL_SUB2)의 레벨을 제2전달전압(T2)레벨로 설정할 수 있다. 따라서, 라인드라이버(1522)에서 제2서브블록(Sub-block2)으로 전달된 소거공통전압(S)은, 제2서브블록(Sub-block2)의 워드라인(WL<5:8>)에 전달되지 못하고, 제2서브블록(Sub-block2)의 워드라인(WL<5:8>)은 플로팅될 수 있다. 또한, 제1서브블록(Sub-block1)에 대해서는 소거동작을 수행하므로, 로우 디코더(152)에 포함된 블록 디코더(1521)는, 제1서브선택신호(SEL_SUB1)의 레벨을 제1전달전압(T1)레벨로 설정할 수 있다. 따라서, 라인드라이버(1522)에서 제1서브블록(Sub-block1)으로 전달된 소거공통전압(S)은, 제1서브블록(Sub-block1)의 워드라인(WL<1:4>)에 소거허용전압으로서 구동될 수 있다.

선택된 메모리 블록의 기판에 소거전압이 인가되는 소거동작구간에서 로우 디코더(152)에 포함된 라인드라이버(1522)는, 제1서브블록(Sub-block1)의 워드라인(WL<1:4>)과 제2서브블록(Sub-block2)의 워드라인(WL<5:8>) 사이에 위치하는 더미워드라인(DWL<1:2>)에 소거방지전압(EPS1, EPS2)을 인가할 수 있다. 이때, 제1서브블록(Sub-block1)이 소거대상으로 선택된 서브블록이고, 제2서브블록(Sub-block2)은 소거대상으로 선택되지 않은 서브블록이므로, 더미워드라인(DWL<1:2>) 중 제1서브블록(Sub-block1)에 상대적으로 가까운 제1더미워드라인(DWL<1>)에 상대적으로 낮은 레벨을 갖는 제1소거방지전압(EPS1)을 구동하고, 더미워드라인(DWL<1:2>) 중 제1서브블록(Sub-block1)에 상대적으로 먼 제2더미워드라인(DWL<2>)에 상대적으로 높은 레벨을 갖는 제2소거방지전압(EPS2)을 구동할 수 있다.

선택된 메모리 블록의 기판에 소거전압이 인가되는 소거동작구간에서 로우 디코더(152)에 포함된 라인드라이버(1522)는, 소스선택라인(SSL<1:2>)을 플로팅시킬 수 있다.

선택된 메모리 블록의 기판에 소거전압이 인가되는 소거동작구간에서 로우 디코더(152)에 포함된 라인드라이버(1522)는, 소거동작구간 중 선택된 메모리 블록의 기판으로 소거전압을 인가하기 시작하는 제1시점에서 드레인선택라인(DSL<1:2>)에 선택전압(SS)을 인가하고, 제1시점보다 늦은 제2시점부터 설정된 시간 이내에서 드레인선택라인(DSL<1:2>)을 플로팅시킬 수 있다. 이때, 적어도 두 개 이상의 드레인선택라인(DSL<1:2>) 중 기판에 상대적으로 먼 라인부터 상대적으로 가까운 라인까지 순차적으로으로 플로팅시킬 수 있다. 예컨대, 2개의 드레인선택라인(DSL<1:2>) 중 기판에 상대적으로 먼 제2드레인선택라인(DSL<2>)의 경우, 제1시점에 선택전압(SS)을 인가하고, 제2시점에 플로팅시킬 수 있다. 반면, 2개의 드레인선택라인(DSL<1:2>) 중 기판에 상대적으로 가까운 제1드레인선택라인(DSL<1>)의 경우, 제1시점에 선택전압(SS)을 인가하고, 제2시점에서 제1시간이 흐른 시점에서 플로팅시킬 수 있다.

도 1 내지 도 4 및 도 8을 참조하면, 다수의 메모리 블록(BLK1~BLKn) 중 선택된 메모리 블록에 포함된 제1서브블록(Sub-block1)에 대해 소거동작을 수행하고 제2서브블록(Sub-block2)에 대해서는 소거동작을 수행하지 않는 경우를 알 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

Claims

기판과 교차하는 방향으로 적층되는 다수의 메모리 셀을 각각 포함하되 적어도 두 개 이상의 소스선택라인과 드레인선택라인 사이에 배열된 다수의 워드라인을 포함하며, 상기 다수의 워드라인 중 가운데 위치한 적어도 두 개 이상의 워드라인이 더미(dummy)워드라인으로 사용되는 메모리 블록;
상기 다수의 워드라인 중 상기 더미워드라인을 기준으로, 일측에 적층된 워드라인을 제1서브블록으로 구분하고, 타측에 적층된 워드라인을 제2서브블록으로 구분하며, 상기 기판에 소거전압을 인가하는 소거동작구간에서 상기 제1 및 제2서브블록 중 어느 하나를 선택한 뒤, 선택된 서브블록에 대해서만 독립적인 상기 소거동작을 수행하는 주변회로; 및
상기 소거동작구간에서, 상기 선택된 서브블록에 소거공통전압의 전달을 제어하기 위한 제1전달전압의 레벨과 선택되지 않은 서브블록에 상기 소거공통전압의 전달을 제어하기 위한 제2전달전압의 레벨을 서로 다르게 설정하여, 상기 소거공통전압으로부터 상기 선택된 서브블록의 워드라인에는 소거허용전압을 구동하고 상기 선택되지 않은 서브블록의 워드라인은 플로팅(floating)시키도록 상기 주변회로를 제어하는 제어로직을 포함하는 메모리 장치.
제1항에 있어서,
상기 제어로직은,
상기 소거동작구간에서, 상기 제1전달전압의 레벨을 상기 소거공통전압의 레벨보다 예정된 레벨이상 높게 설정하여 상기 소거허용전압이 상기 소거공통전압과 같은 레벨을 유지하도록 상기 주변회로를 제어하는 메모리 장치.
제2항에 있어서,
상기 제어로직은,
상기 소거동작구간에서, 상기 제2전달전압의 레벨을 상기 소거공통전압의 레벨 이하가 되도록 설정하여 상기 소거공통전압이 상기 선택되지 않은 서브블록으로 전달되는 것을 차단하도록 상기 주변회로를 제어하는 메모리 장치.
제1항에 있어서,
상기 제어로직은,
상기 소거동작구간 중 상기 기판에 상기 소거전압을 인가하기 시작하는 제1시점에서 상기 드레인선택라인을 플로팅시키고 상기 소스선택라인에 선택전압을 인가한 뒤, 상기 제1시점보다 늦은 제2시점부터 설정된 시간 이내에 적어도 두 개 이상의 상기 소스선택라인 중 상기 기판에 상대적으로 가까운 라인부터 상대적으로 먼 라인까지 순차적으로 플로팅시키도록 상기 주변회로를 제어하는 메모리 장치.
제1항에 있어서,
상기 제어로직은,
상기 소거동작구간 중 상기 기판에 상기 소거전압을 인가하기 시작하는 제1시점에서 상기 소스선택라인을 플로팅시키고 상기 드레인선택라인에 선택전압을 인가한 뒤, 상기 제1시점보다 늦은 제2시점부터 설정된 시간 이내에 적어도 두 개 이상의 상기 드레인선택라인 중 상기 기판에 상대적으로 먼 라인부터 상대적으로 가까운 라인까지 순차적으로 플로팅시키도록 상기 주변회로를 제어하는 메모리 장치.
제1항에 있어서,
상기 제어로직은,
상기 소거동작구간 중 상기 기판에 상기 소거전압을 인가하기 시작하는 제1시점에서 상기 소스선택라인 및 상기 드레인선택라인 각각에 선택전압을 인가한 뒤, 상기 제1시점보다 늦은 제2시점부터 설정된 시간 이내에, 적어도 두 개 이상의 상기 드레인선택라인 중 상기 기판에 상대적으로 먼 라인부터 상대적으로 가까운 라인까지 순차적으로 플로팅시키고, 두 개 이상의 상기 소스선택라인 중 상기 기판에 상대적으로 가까운 라인부터 상대적으로 먼 라인까지 순차적으로 플로팅시키도록 상기 주변회로를 제어하는 메모리 장치.
제1항에 있어서,
상기 제어로직은, 상기 소거동작구간에서,
상기 선택된 서브블록과 상기 선택되지 않은 서브블록 사이에 위치하는 적어도 두 개 이상의 상기 더미워드라인 중 상기 선택된 서브블록에, 상대적으로 가까울수록 상대적으로 낮은 전위레벨을 갖는 소거방지전압을 인가하고, 상대적으로 멀수록 상대적으로 높은 전위레벨을 갖는 상기 소거방지전압을 인가하도록 상기 주변회로를 제어하며,
상기 소거방지전압은, 상기 소거허용전압보다 높고 상기 소거전압보다 낮은 전위레벨을 갖는 메모리 장치.
제1항에 있어서,
상기 주변회로는,
상기 소거전압과 상기 소거공통전압과 상기 제1 및 제2전달전압을 생성하기 위한 전압발생기;
상기 메모리 블록의 비트라인에 연결되며, 상기 소거동작구간에서 상기 메모리 블록의 비트라인을 플로팅 상태로 제어하기 위한 페이지 버퍼; 및
상기 제1전달전압에 응답하여 상기 소거허용전압을 상기 선택된 서브블록의 워드라인에 구동하고, 상기 제2전달전압에 응답하여 상기 선택되지 않은 서브블록의 워드라인을 플로팅시키는 로우 디코더를 포함하는 메모리 장치.
기판과 교차하는 방향으로 적층되는 다수의 메모리 셀을 각각 포함하되 적어도 두 개 이상의 소스선택라인과 드레인선택라인 사이에 배열된 다수의 워드라인을 포함하며, 상기 다수의 워드라인 중 가운데 위치한 적어도 두 개 이상의 워드라인이 더미(dummy)워드라인으로 사용되는 메모리 블록;
상기 다수의 워드라인 중 상기 더미워드라인을 기준으로, 일측에 적층된 워드라인을 제1서브블록으로 구분하고, 타측에 적층된 워드라인을 제2서브블록으로 구분하며, 상기 기판에 소거전압을 인가하는 소거동작구간에서 상기 제1 및 제2서브블록 중 어느 하나를 선택한 뒤, 선택된 서브블록에 대해서만 독립적인 상기 소거동작을 수행하는 주변회로를 포함하며,
상기 주변회로는,
상기 소거동작구간에서, 상기 선택된 서브블록에 소거공통전압의 전달을 제어하기 위한 제1전달전압의 레벨과 선택되지 않은 서브블록에 상기 소거공통전압의 전달을 제어하기 위한 제2전달전압의 레벨을 서로 다르게 설정하여, 상기 소거공통전압으로부터 상기 선택된 서브블록의 워드라인에는 소거허용전압을 구동하고 상기 선택되지 않은 서브블록의 워드라인은 플로팅(floating)시키는 메모리 장치.
제9항에 있어서,
상기 주변회로는,
상기 소거동작구간에서, 상기 제1전달전압의 레벨을 상기 소거공통전압의 레벨보다 예정된 레벨이상 높게 설정하여 상기 소거허용전압의 레벨을 상기 소거공통전압과 같은 레벨로 유지시키는 메모리 장치.
제10항에 있어서,
상기 주변회로는,
상기 소거동작구간에서, 상기 제2전달전압의 레벨을 상기 소거공통전압의 레벨 이하가 되도록 설정하여 상기 소거공통전압이 상기 선택되지 않은 서브블록으로 전달되는 것을 차단하는 메모리 장치.
제9항에 있어서,
상기 주변회로는,
상기 소거동작구간 중 상기 기판에 상기 소거전압을 인가하기 시작하는 제1시점에서 상기 드레인선택라인을 플로팅시키고 상기 소스선택라인에 선택전압을 인가한 뒤, 상기 제1시점보다 늦은 제2시점부터 설정된 시간 이내에 적어도 두 개 이상의 상기 소스선택라인 중 상기 기판에 상대적으로 가까운 라인부터 상대적으로 먼 라인까지 순차적으로 플로팅시키는 메모리 장치.
제9항에 있어서,
상기 주변회로는,
상기 소거동작구간 중 상기 기판에 상기 소거전압을 인가하기 시작하는 제1시점에서 상기 소스선택라인을 플로팅시키고 상기 드레인선택라인에 선택전압을 인가한 뒤, 상기 제1시점보다 늦은 제2시점부터 설정된 시간 이내에 적어도 두 개 이상의 상기 드레인선택라인 중 상기 기판에 상대적으로 먼 라인부터 상대적으로 가까운 라인까지 순차적으로 플로팅시키는 메모리 장치.
제9항에 있어서,
상기 주변회로는,
상기 소거동작구간 중 상기 기판에 상기 소거전압을 인가하기 시작하는 제1시점에서 상기 소스선택라인 및 상기 드레인선택라인 각각에 선택전압을 인가한 뒤, 상기 제1시점보다 늦은 제2시점부터 설정된 시간 이내에, 적어도 두 개 이상의 상기 드레인선택라인 중 상기 기판에 상대적으로 먼 라인부터 상대적으로 가까운 라인까지 순차적으로 플로팅시키고, 두 개 이상의 상기 소스선택라인 중 상기 기판에 상대적으로 가까운 라인부터 상대적으로 먼 라인까지 순차적으로 플로팅시키는 메모리 장치.
제9항에 있어서,
상기 주변회로는, 상기 소거동작구간에서,
상기 선택된 서브블록과 상기 선택되지 않은 서브블록 사이에 위치하는 적어도 두 개 이상의 상기 더미워드라인 중 상기 선택된 서브블록에, 상대적으로 가까울수록 상대적으로 낮은 전위레벨을 갖는 소거방지전압을 인가하고, 상대적으로 멀수록 상대적으로 높은 전위레벨을 갖는 상기 소거방지전압을 인가하며,
상기 소거방지전압은, 상기 소거허용전압보다 높고 상기 소거전압보다 낮은 전위레벨을 갖는 메모리 장치.
기판과 교차하는 방향으로 적층되는 다수의 메모리 셀을 각각 포함하되 적어도 두 개 이상의 소스선택라인과 드레인선택라인 사이에 배열된 다수의 워드라인을 포함하며, 상기 다수의 워드라인 중 가운데 위치한 적어도 두 개 이상의 워드라인이 더미(dummy)워드라인으로 사용되는 메모리 블록을 포함하되, 상기 다수의 워드라인 중 상기 더미워드라인을 기준으로, 일측에 적층된 워드라인을 제1서브블록으로 구분하고, 타측에 적층된 워드라인을 제2서브블록으로 구분하는 메모리 장치의 동작방법에 있어서,
상기 기판에 소거전압을 인가하는 소거동작구간에서 상기 제1 및 제2서브블록 중 어느 하나를 선택한 뒤, 선택된 서브블록에 대해서만 독립적인 상기 소거동작을 수행하는 소거단계; 및
상기 소거동작구간에서, 상기 제1 및 제2서브블록 중 선택된 서브블록에 소거공통전압의 전달을 제어하는 제1전달전압의 레벨과 선택되지 않은 서브블록에 상기 소거공통전압의 전달을 제어하는 제2전달전압의 레벨을 서로 다르게 설정하여, 상기 소거공통전압으로부터 상기 선택된 서브블록의 워드라인에는 소거허용전압을 구동하고 상기 선택되지 않은 서브블록의 워드라인은 플로팅(floating)시키는 전달단계를 포함하는 메모리 장치의 동작방법.
제16항에 있어서,
상기 전달단계는, 상기 소거동작구간에서,
상기 제1전달전압의 레벨을 상기 소거공통전압의 레벨보다 예정된 레벨이상 높게 설정하여 상기 소거허용전압의 레벨을 상기 소거공통전압과 같은 레벨로 유지시키는 단계; 및
상기 제2전달전압의 레벨을 상기 소거공통전압의 레벨 이하가 되도록 설정하여 상기 소거공통전압이 상기 선택되지 않은 서브블록으로 전달되는 것을 차단하는 단계를 포함하는 메모리 장치의 동작방법.
제16항에 있어서,
상기 소거동작구간 중 상기 기판에 상기 소거전압을 인가하기 시작하는 제1시점에서 상기 드레인선택라인을 플로팅시키고 상기 소스선택라인에 선택전압을 인가한 뒤, 상기 제1시점보다 늦은 제2시점부터 설정된 시간 이내에 적어도 두 개 이상의 상기 소스선택라인 중 상기 기판에 상대적으로 가까운 라인부터 상대적으로 먼 라인까지 순차적으로 플로팅시키는 단계와,
상기 소거동작구간 중 상기 기판에 상기 소거전압을 인가하기 시작하는 제1시점에서 상기 소스선택라인을 플로팅시키고 상기 드레인선택라인에 선택전압을 인가한 뒤, 상기 제1시점보다 늦은 제2시점부터 설정된 시간 이내에 적어도 두 개 이상의 상기 드레인선택라인 중 상기 기판에 상대적으로 먼 라인부터 상대적으로 가까운 라인까지 순차적으로 플로팅시키는 단계, 및
상기 소거동작구간 중 상기 기판에 상기 소거전압을 인가하기 시작하는 제1시점에서 상기 소스선택라인 및 상기 드레인선택라인 각각에 선택전압을 인가한 뒤, 상기 제1시점보다 늦은 제2시점부터 설정된 시간 이내에, 적어도 두 개 이상의 상기 드레인선택라인 중 상기 기판에 상대적으로 먼 라인부터 상대적으로 가까운 라인까지 순차적으로 플로팅시키고, 두 개 이상의 상기 소스선택라인 중 상기 기판에 상대적으로 가까운 라인부터 상대적으로 먼 라인까지 순차적으로 플로팅시키는 단계 중 어느 하나의 단계를 더 포함하는 메모리 장치의 동작방법.
제16항에 있어서,
상기 소거동작구간에서, 상기 선택된 서브블록과 상기 선택되지 않은 서브블록 사이에 위치하는 적어도 두 개 이상의 상기 더미워드라인 중 상기 선택된 서브블록에, 상대적으로 가까울수록 상대적으로 낮은 전위레벨을 갖는 소거방지전압을 인가하고, 상대적으로 멀수록 상대적으로 높은 전위레벨을 갖는 상기 소거방지전압을 인가하는 단계를 더 포함하며,
상기 소거방지전압은, 상기 소거허용전압보다 높고 상기 소거전압보다 낮은 전위레벨을 갖는 메모리 장치의 동작방법.