KR100579026B1

KR100579026B1 - 불휘발성 반도체 기억 장치

Info

Publication number: KR100579026B1
Application number: KR1020040111747A
Authority: KR
Inventors: 후따쯔야마다꾸야
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-12-26
Filing date: 2004-12-24
Publication date: 2006-05-12
Also published as: US7177173B2; US7057915B2; JP2005191413A; KR20050067044A; US20050141284A1; US20060187737A1; US20070121385A1; US7313009B2

Abstract

본 발명은 서브 블록 소거 동작의 제어성을 향상시킬 수 있고, 로우 디코더의 면적을 작게 할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다. NAND형 플래시 메모리에서의 서브 블록 소거 동작 시에, 선택된 블록(4)의 소거하지 않을 메모리 셀 MC에 접속된 워드선 WL이 부유 상태로 되기 때문에, 로우 디코더(12) 중 전송 트랜지스터 Tr0∼Tri의 패턴 레이아웃을 연구하여, 이들 전송 트랜지스터의 소자 분리 절연막을 통한 접합부 간의 누설 전류 경로를 2 이하로 삭감하는 것을 특징으로 한다. 부유 상태로 되는 워드선의 누설 전류량을 저감함으로써, 서브 블록 소거 동작의 제어성을 향상하여 오소거를 방지할 수 있다. 또한, 전송 트랜지스터의 소자 내압 설계 및 소자 분리 내압 설계를 완화할 수 있어, 전송 트랜지스터의 사이즈를 축소함과 함께 소자 분리 절연막의 폭을 좁게 하여 로우 디코더의 면적을 축소할 수 있다.

NAND 셀, 소거 단위, 배선 접속 전환 영역

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치에 대하여 설명하기 위한 것으로, 서브 블록 소거 동작에 관계하는 회로부를 추출하여 개략 구성을 도시하는 블록도.

도 2는 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치에 대하여 설명하기 위한 것으로, 워드선 전송 트랜지스터의 패턴 레이아웃을 도시하는 평면도.

도 3은 도 2에 도시한 패턴 레이아웃에서, 워드선 전송 트랜지스터에 접속되는 워드선의 패턴을 모식적으로 도시하는 도면.

도 4는 도 1에 도시한 회로에서의 워드선과 워드선 구동 신호선의 배선 접속 전환 영역의 구성예를 도시하는 도면.

도 5는 도 1 및 도 4에 도시한 배선 접속 전환 영역의 단면 구성예를 도시하는 도면.

도 6은 도 2에 대응하는 것으로, 서브 블록 소거 동작을 행한 경우의 워드선 전송 트랜지스터의 패턴 레이아웃과 각 노드의 전위의 관계를 도시하는 패턴 평면도.

도 7은 종래의 불휘발성 반도체 기억 장치에 대하여 설명하기 위한 것으로, NAND형 플래시 메모리에서의 메모리 셀 어레이와 그 주변 회로의 일부를 추출하여 도시하는 회로도.

도 8은 도 7에 도시한 회로에서의 하나의 NAND 셀에 주목하여, 소거 동작 시의 전압 인가 조건을 설명하기 위한 모식도.

도 9는 도 7에 도시한 회로에서의 하나의 NAND 셀에 주목하여, 서브 블록 소거 동작 시의 전압 인가 조건을 설명하기 위한 모식도.

도 10은 워드선 전송 트랜지스터의 종래의 패턴 레이아웃을 도시하는 평면도.

도 11은 도 7에 도시한 회로에서의 하나의 NAND 셀에 주목하여, 특정한 워드선에 접속되는 셀을 소거하는 서브 블록 소거를 행한 경우의 워드선 전송 트랜지스터의 패턴 레이아웃과 각 노드의 전위의 관계를 나타내는 평면도.

<도면의 주요 부분에 대한 부호의 설명>

4, 4' : 블록

4a : NAND 셀

4b : 소거 단위

11 : 배선 접속 전환 영역

12 : 로우 디코더

13 : 부스터 회로

14 : 블록 디코더

15 : 감지 증폭기

16 : 컬럼 디코더

17 : 제1 소자 분리 절연막

18 : 제2 소자 분리 절연막

19 : 제1 불순물 영역

20, 21 : 금속 플러그

22 : 금속 배선층

MCA : 메모리 셀 어레이

MC0∼MCi : 메모리 셀

S1, S2 : 선택 트랜지스터

Tr0∼Tri : 워드선 전송 트랜지스터

WL0∼WLi : 워드선

SGS, SGD : 선택 게이트선

CG0∼CGi : 워드선 구동 신호선

CELSRC : 소스선

G1, G2, G3 : 게이트선

GR1 : 제1 그룹

GR2 : 제2 그룹

GR3 : 제3 그룹

Vdd : 전원 전압

본 발명은, 전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 기억 장치에 관한 것으로, 특히 서브 블록 소거 동작이 가능한 NAND형 플래시 메모리에서의 워드선에 전압을 공급하는 전송 트랜지스터의 패턴 레이아웃에 관한 것이다.

반도체 메모리 중 하나로서, 데이터를 전기적으로 재기입 가능하게 한 EEPROM이 알려져 있다. 그 중에서도, 1 비트를 기억하는 단위인 메모리 셀을 복수개 직렬 접속하여 구성된 NAND 셀을 갖는 NAND형 EEPROM(NAND형 플래시 메모리)은, 고집적화할 수 있는 것으로서 주목받고 있다. NAND형 플래시 메모리는, 예를 들면 디지털 스틸 카메라의 화상 데이터를 기억하기 위한 메모리 카드에 이용되고 있다.

최근, NAND형 플래시 메모리의 대용량화가 진행되고, 기입 단위(페이지 용량) 및 소거 단위(블록 용량)도 또한 커지고 있다. 일반적으로, NAND형 플래시 메모리의 블록 용량은, 페이지 용량의 정수배(집합체)로 된다. 블록 용량이 커지면, 소용량의 데이터를 소거 혹은 재기입하는 경우의 효율이 나빠진다. 그래서, 블록 용량의 일부분만을 소거하는 동작 방식(서브 블록 소거라고 칭함)이 본 출원인에 의해 제창되고 있다(특허 문헌 1).

서브 블록 소거는, 블록 용량의 일부분을 소거하는 방식으로, 소용량의 데이터를 효율적으로 소거 혹은 재기입 방식이다.

우선, 본 출원인에 의한 선원의 특허 문헌 1에 개시되어 있는 NAND형 플래시 메모리의 서브 블록 소거 동작에 대하여 설명한다.

NAND형 플래시 메모리의 메모리 셀은, 채널 영역으로 되는 반도체 기판 위에 절연막을 개재하여 부유 게이트와 제어 게이트(워드선)가 적층된 FET-MOS 구조를 갖는다. NAND 셀은, 복수개의 메모리 셀을 인접하는 것끼리 소스/드레인이 공용되는 형태로 직렬 접속하여 구성된다. 소스/드레인은, 소스 및 드레인 중 적어도 어느 하나의 기능을 완수하는 불순물 영역의 것이다.

도 7은 NAND형 플래시 메모리에서의 메모리 셀 어레이와 그 주변 회로의 일부를 추출하여 나타내고 있다. NAND형 플래시 메모리에서의 하나의 NAND 셀(4a)은, 게이트가 선택 게이트선 SGS, SGD에 접속된 2개의 선택 트랜지스터 S1, S2와, 이들 선택 트랜지스터 S1, S2 사이에 전류 경로가 직렬 접속되고, 제어 게이트가 각각 워드선 WL0∼WLi에 접속된 메모리 셀 MC0∼MCi로 구성된다. 상기 선택 트랜지스터 S1의 전류 경로의 일단은 소스선 CELSRC에 공통 접속되고, 상기 선택 트랜지스터 S2의 전류 경로의 일단은 비트선 BL0∼BLj에 접속된다. 메모리 셀 MC0∼MCi로서의 셀 트랜지스터의 제어 게이트 및 선택 트랜지스터 S1, S2의 게이트는, 메모리 셀 어레이 MCA의 행 방향으로 각각 제어 게이트선(워드선 WL0∼WLi), 선택 게이트선 SGS, SGD로서 공통 접속된다.

여기서, 소거 단위란, NAND 셀(4a)에 속하는 미리 정해진 개수의 워드선 WL에 접속되는 메모리 셀 MC의 집합(4b)을 의미하는 것으로 한다. 또한, 상기 소거 단위(4b)를 포함하는 모든 워드선 WL0∼WLi에 접속되는 메모리 셀 MC0∼MCi와 선택 트랜지스터 S1, S2의 통합을 블록(NAND 셀 블록)(4, 4')이라고 하기로 한다. 즉, 각 블록(4, 4') 중에는, 각각 복수의 소거 단위(4b, 4b')가 존재한다.

상기 블록(4) 중 각 워드선 WL0∼WLi에는, 각각에 대응하여 전송 트랜지스터 (워드선 전송 트랜지스터) Tr0∼Tri가 설치되어 있다. 이들 전송 트랜지스터 Tr0∼Tri의 드레인으로부터 워드선 WL0∼WLi에 전압이 공급된다. 상기 전송 트랜지스터 Tr0∼Tri의 각 게이트는 노드 G에 공통으로 접속되고, 각각의 소스는 대응하는 워드선 구동 신호선(구동선) CG0∼CGi에 접속되어 있다. 상기 워드선 전송 트랜지스터 Tr0∼Tri는, 로우 디코더의 일부이다.

다른 블록(예를 들면 블록(4'))도 상기 블록(4)과 마찬가지로 구성되어 있다.

도 8은 NAND 셀(4a)에서의 소거 동작 시의 전압 인가 조건을 설명하기 위한 모식도이다. 데이터의 소거는, 선택된 블록 내의 모든 제어 게이트(워드선 WL0∼WLi)에 접지 전위를 부여하고, 비선택 블록 내의 모든 제어 게이트, 모든 블록 내의 모든 선택 게이트선 SGS, SGD, 비트선 BL0∼BLj 및 소스선 CELSRC를 부유 상태로 하여, 셀 MC0∼MCi의 웰 영역에 고전위의 소거 전위(20V 정도)를 인가함으로써 행한다. 이에 의해, 선택된 블록 중 셀 MC0∼MCi에서 부유 게이트 중 전자가 웰 영역으로 방출되어, 블록 단위의 소거가 행해진다. 이 때, 비선택 블록 내의 모든 제어 게이트, 모든 블록 내의 모든 선택 게이트선 SGS, SGD, 비트선 BL0∼BLj 및 소스선 CELSRC도 또한, 용량 결합에 의해서(예를 들면, 선택 게이트선 SGS의 경우에는, 선택 트랜지스터 S1의 게이트 용량과, 선택 게이트선 SGS의 대 접지 용량과의 용량 결합) 소거 전위 가까이까지 전위가 상승한다. 워드선 구동 신호선 CG0∼CGi에는 접지 전위가 공급된다. 상기 전송 트랜지스터 Tr0∼Tri에는, 선택 블록의 경우, 노드 G에 전원 전압 Vdd가 인가되어 온 상태로 되고, 선택 블록 중 셀 MC0∼ MCi의 제어 게이트에는 워드선 구동 신호선 CG0∼CGi로부터 접지 전위가 공급된다. 한편, 비선택 블록의 경우, 노드 G에는 접지 전위가 인가되어 오프 상태로 되고, 비선택 블록 중 셀 MC0∼MCi의 제어 게이트는 부유 상태로 된다.

도 9는 NAND 셀(4a)의 서브 블록 소거 시의 전압 인가 조건을 도시하는 모식도이다. 여기서는, 메모리 셀 MC0, MC1, MC2, MC3을 소거하는 경우를 예시하고 있다. 서브 블록 소거에는, 선택된 블록에서, 소거의 대상으로 되는 셀의 제어 게이트(워드선)에 접지 전위를 부여하고, 소거의 대상으로 되지 않은 셀의 제어 게이트를 부유 상태로 하고, 비선택 블록 내의 모든 제어 게이트, 모든 블록 내의 모든 선택 게이트선, 비트선 및 소스선을 부유 상태로 하여, 셀의 웰 영역에 고전위의 소거 전위(20V 정도)를 인가한다. 이에 의해, 선택된 블록 중 소거의 대상으로 되는 셀에서 부유 게이트 중 전자가 웰 영역에 방출되어, 선택된 제어 게이트선 단위에서의 소거가 행해진다. 이 때, 비선택 블록 내의 모든 제어 게이트, 모든 블록 내의 모든 선택 게이트, 비트선 및 소스선도 또한, 용량 결합에 의해서(예를 들면, 선택 게이트선인 경우에는, 선택 트랜지스터의 게이트 용량과, 선택 게이트선의 대 접지 용량과의 용량 결합) 소거 전위 가까이까지 전위가 상승한다. 소거될 셀에 대응하는 워드선 구동 신호선 CG0∼CG3에는 접지 전위가 공급된다. 이에 대하여, 소거되지 않을 셀에 대응하는 워드선 구동 신호선 CG4∼CGi에는 전원 전위 Vdd가 공급된다.

상기 워드선 전송 트랜지스터 Tr0∼Tri는, 선택 블록인 경우, 노드 G에 전원 전압 Vdd가 인가되어 온 상태로 되고, 선택 블록의 소거될 셀의 제어 게이트에는 접지 전위가 공급되고, 소거되지 않을 셀의 제어 게이트는 "Vdd-Vt"(Vt는 워드선 전송 트랜지스터의 임계값 전압)로 충전되어 부유 상태로 된다. 한편, 비선택 블록인 경우, 노드 G에는 접지 전위가 인가되어 오프 상태로 되고, 비선택 블록의 제어 게이트는 부유 상태로 된다. 이 때문에, 전송 트랜지스터끼리를 분리하는 소자 분리 절연막의 내압은, 이웃끼리에 있는 트랜지스터 간의 전위차가 최대로 되는 경우, 구체적으로는 이웃끼리에 있는 전송 트랜지스터의 한쪽이 20V, 다른 쪽이 0V인 경우를 기준으로 정할 필요가 있다.

상술된 바와 같이, 소거 동작 시의 비선택 블록에는, 워드선의 부유 상태(20V)와, 워드선 구동 신호선의 접지 전위가 이웃끼리로 되는 경우가 발생한다. 또한, 서브 블록 소거 동작 시에는, 상술한 경우뿐만아니라, 소거하지 않을 셀의 워드선의 부유 상태(20V)와, 워드선 구동 신호선의 접지 전위 혹은 소거할 셀의 워드선의 접지 전위가 이웃끼리로 될 가능성이 있다. 트랜지스터의 접합부 간에는, 양 접합부의 전위차에 따라서, 양 접합부 간의 소자 분리 절연막을 통하여 누설 전류가 흐르지만, 부유 상태(20V)의 접합부와, 접지 전위의 접합부가 이웃끼리로 되면, 전위차가 크기 때문에 누설 전류가 크게 된다. 큰 누설 전류가 흐르면, 부유 상태의 노드의 전위, 즉 소거하지 않을 워드선의 전위가 강하한다. 이와 같이, 소거하지 않을 셀에 접속된 워드선의 전위 강하가 크면, 상기한 바와 같이, 셀의 웰 영역과 게이트 간의 전위차가 커져서, 셀이 오소거되기 쉬워진다. 특히, 부유 상태(20V)의 접합부에 인접하는 접합부에 접지 전위의 것이 많아지면, 전위 강하는 현저해진다. 접합부 간의 누설 전류는, 소자 분리 절연막의 폭이 좁을수록 크기 때문에, 부유 상태(20V)의 접합부에 인접하는 접합부에 접지 전위의 것이 많아지면 소자 분리 절연막의 폭을 넓게 취할 필요가 생겨서, 로우 디코더의 면적이 커진다. 이에 대하여, 미세 가공 기술이 진보하여, 워드선의 피치가 좁아지면, 로우 디코더의 폭도 또한 좁아져서, 소자 분리 절연막의 폭을 보다 좁게 할 필요가 생기기 때문에, 미세화에의 요구와 상반되게 된다.

도 10은 워드선 전송 트랜지스터의 종래의 패턴 레이아웃을 도시하는 평면도이다. 본 예는, 워드선의 개수가 32개(WL0, …, WL31)인 경우이고, 워드선 전송 트랜지스터 Tr0∼Tr31이 3열로 배치되어 있는 경우를 나타낸다. Y 방향은, 비트선 BL의 연장 설치 방향을, X 방향은 워드선 WL의 연장 설치 방향을 나타낸다. 도 10에 도시한 패턴 레이아웃에는, 인접하는 워드선에 접속되는 워드선 전송 트랜지스터가 인접하지 않도록 하고 있다. 이것은 소자 분리 내압을 고려하여 워드선 전송 트랜지스터의 패턴 레이아웃을 고안한 기술로, 예를 들면 특허 문헌 2에 기재되어 있다.

도 11은 상기 도 7에 도시한 셀(4b)에서, 워드선 WL8, WL9, WL10, WL11에 접속된 셀에 대하여 서브 블록 소거를 행한 경우의 워드선 전송 트랜지스터의 패턴 레이아웃과 각 노드의 전위의 관계를 나타내고 있다. 소거하지 않을 셀의 워드선 WL6에 접속되는 전송 트랜지스터 Tr6이, 소거할 셀의 워드선에 접속되는 전송 트랜지스터 Tr8, Tr9, Tr11과 3 방향에서 20V(부유 상태)와 0V가 마주 보고 있다. 전송 트랜지스터 Tr6에서는, 전송 트랜지스터 Tr13, Tr14의 접합부 간의 누설 전류는, 대향하고 있는 영역이 적기 때문에 크게 영향은 주지 않지만, X, Y 방향으로 인접하는 워드선 전송 트랜지스터 Tr8, Tr9, Tr11의 접합부 간의 전위차는 누설 전류에 크게 영향을 준다. 상술한 경우, 워드선 WL6의 접합부로부터는, 전송 트랜지스터 Tr8, Tr9, Tr11의 3 방향으로 거의 같은 정도의 누설 전류가 흐르기 때문에, 워드선의 전위 강하가 가장 커진다. 따라서, 이와 같은 최대의 누설 전류를 고려하여 소자 내압의 설계를 행할 필요가 있다. 이 때문에, 소자 분리 절연막의 폭을 넓게 하거나, 혹은 전송 트랜지스터의 게이트를 길게 할 필요가 있어, 로우 디코더의 면적의 증대를 초래한다.

특허 문헌 1 : 일본 특원 2003-027314

특허 문헌 2 : 일본 특개 2002-141477호 공보(도 1, 도 2)

상기한 바와 같이 종래의 서브 블록 소거 동작이 가능한 불휘발성 반도체 기억 장치는, 소용량의 데이터를 효율적으로 소거 혹은 재기입할 수 있지만, 전송 트랜지스터의 접합부 간의 누설 전류에 의해서, 소거하지 않을 셀에 접속된 워드선의 전위 강하가 커져서, 오소거되기 쉬워진다. 이 때문에, 소자 분리 절연막의 폭을 넓게 취할 필요가 생겨서, 로우 디코더의 면적을 크게 하지 않을 수 없다. 금후, 미세화에 의해 워드선의 피치가 좁아지면, 로우 디코더의 폭도 또한 좁아져서, 소자 분리 절연막의 폭을 보다 좁게 할 필요가 발생한다.

따라서, 서브 블록 소거 동작 시에 전송 트랜지스터의 소자 분리 절연막을 통한 접합부 간의 누설 전류를 저감하기 위한 또 다른 개량이 기대되고 있다.

본 발명은 상기한 바와 같은 사정을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 서브 블록 소거 동작의 제어성을 향상하여 오소거를 방지할 수 있으며, 로우 디코더의 면적을 작게 할 수 있는 불휘발성 반도체 기억 장치를 제공하는 데에 있다.

본 발명의 일 양태에 따르면, 복수의 블록을 구비하고, 각각의 블록 중에 전기적으로 데이터의 재기입이 가능한 불휘발성의 복수의 메모리 셀이 어레이 형상으로 배치된 메모리 셀 어레이와, 상기 블록을 선택하는 제1 선택 수단과, 상기 복수의 블록 중에 배치되고, 동일 행의 메모리 셀에 각각 공통 접속된 복수의 워드선과, 상기 워드선 단위로 상기 블록 중 일부의 메모리 셀을 소거하기 위해, 상기 블록 중 일부의 메모리 셀을 선택하는 제2 선택 수단과, 상기 복수의 워드선에 각각 대응하여 설치되고, 대응하는 워드선에 전압을 공급하는 복수의 구동선과, 상기 복수의 워드선 및 상기 복수의 구동선 중 대응하는 워드선과 구동선을 블록마다 선택적으로 접속하는 스위치로서 기능하는 복수의 전송 트랜지스터를 구비하고, 상기 복수의 워드선을, 소거될 메모리셀에 접속된 워드선과, 소거되지 않을 메모리 셀에 접속된 워드선으로 나누었을 때에, 상기 복수의 전송 트랜지스터 중, 상기 소거되지 않을 메모리 셀에 접속된 워드선의 전송 트랜지스터의 양 옆 및 맞은편에 배치되는, 소거될 메모리셀에 접속된 워드선에 접속된 전송 트랜지스터가 2개 이하인 불휘발성 반도체 기억 장치가 제공된다.

상기한 바와 같은 구성에 따르면, 서브 블록 소거 동작 시에, 전송 트랜지스터의 접합부 간의 누설 전류 경로를 2 이하로 삭감할 수 있기 때문에, 소거하지 않 을 메모리 셀에 접속된 워드선의 누설 전류를 저감할 수 있어, 서브 블록 소거 동작의 제어성을 향상하여 오소거를 방지할 수 있다. 또한, 워드선 전송 트랜지스터의 소자 내압 설계 및 소자 분리 내압 설계를 완화할 수 있어, 워드선 전송 트랜지스터의 사이즈를 축소함과 함께 소자 분리 절연막의 폭을 좁게 하여 로우 디코더의 면적을 축소할 수 있다.

<실시예>

이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.

도 1 내지 도 6은 각각, 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치에 대하여 설명하기 위한 것으로, 도 1은 서브 블록 소거 동작에 관계하는 회로부를 추출하여 개략 구성을 도시하는 블록도이다. 도 2는 워드선 전송 트랜지스터의 패턴 레이아웃을 도시하는 평면도이다. 도 3에는 상기 도 2에 도시한 패턴 레이아웃에서, 워드선 전송 트랜지스터에 접속되는 워드선의 패턴을 모식적으로 도시하고 있다. 도 4는 상기 도 1에 도시한 회로에서의 워드선의 배선 접속 전환 영역의 구성예를 도시하고 있고, 도 5는 상기 배선 접속 전환 영역의 단면 구성을 도시하고 있다. 도 6은 상기 도 2에 대응하는 것으로, 도 7에 도시한 블록(4)에 대하여, 워드선 WL8, WL9, WL10, WL11에 접속되는 셀을 소거하는 서브 블록 소거 동작을 행한 경우의 워드선 전송 트랜지스터의 패턴 레이아웃과 각 노드의 전위의 관계를 도시하고 있다.

도 1에 도시한 바와 같이, 메모리 셀 어레이 MCA는 복수의 블록(4, 4')을 구비하고 있고, 각각의 블록(4, 4') 중에 NAND 셀(전기적으로 데이터의 재기입이 가 능한 불휘발성의 복수의 메모리 셀)(4a, 4a, …)이 배치되어 있다. 하나의 NAND 셀(4a)은, 게이트가 선택 게이트선 SGS, SGD에 접속된 2개의 선택 트랜지스터 S1, S2와, 이들 선택 트랜지스터 S1, S2 사이에 전류 경로가 직렬 접속되고, 게이트가 각각 워드선 WL0∼WLi에 접속된 메모리 셀 MC0∼MCi로 구성된다. 상기 선택 트랜지스터 S1의 전류 경로의 일단은 소스선 CELSRC에 접속되고, 상기 선택 트랜지스터 S2의 전류 경로의 일단은 비트선 BL0에 접속된다. 메모리 셀 MC0∼MCi로서의 셀 트랜지스터의 제어 게이트 및 선택 트랜지스터 S1, S2의 게이트는, 메모리 셀 어레이 MCA의 행 방향으로 각각 제어 게이트선(워드선 WL0∼WLi), 선택 게이트선 SGS, SGD로서 공통 접속된다.

여기서, 소거 단위란, 종래와 마찬가지로, NAND 셀(4a)에 속하는 미리 정해진 개수의 워드선 WL에 접속되는 메모리 셀 MC의 집합(4b)을 의미하는 것으로 한다. 또한, 상기 소거 단위(4b)를 포함하는 모든 워드선 WL0∼WLi에 접속되는 메모리 셀 MC0∼MCi와 선택 트랜지스터 S1, S2의 통합을 블록(NAND 셀 블록)(4, 4')이라고 하기로 한다. 따라서, 각 블록(4, 4') 중에는, 각각 복수의 소거 단위(4b, 4b')가 존재한다.

상기 워드선 WL0∼WLi는, 배선 접속 전환 영역(11)을 통하여 워드선 전송 트랜지스터 Tr0∼Tri의 전류 경로의 일단에 접속된다. 이들 전송 트랜지스터 Tr0∼Tri는, 로우 디코더(제2 선택 수단)(12)의 일부로서 기능한다. 각 전송 트랜지스터 Tr0∼Tri의 게이트는 부스터 회로(13)의 출력 단자에 접속되고, 이 부스터 회로(13)에 블록 디코더(14)의 출력이 공급되도록 되어 있다. 상기 부스터 회로(13) 는, 소거 시에 20V 정도의 소거 전위를 발생하기 위한 것이다. 상기 블록 디코더(14)는, 어드레스 신호를 디코드하여 메모리 셀 어레이 MCA 중의 블록(4, 4')을 선택하기 위한 것이다. 상기 부스터 회로(13)와 블록 디코더(14)는, 메모리 셀 어레이 MCA 중의 블록(4, 4')을 선택하고, 또한 동작에 따른 전압을 공급하는 선택 회로(제1 선택 수단)으로서 기능한다.

한편, 비트선 BL1∼BLj에는 감지 증폭기(15)가 접속되고, 이 감지 증폭기(15)에 컬럼 디코더(16)의 출력 신호가 공급되도록 되어 있다. 상기 감지 증폭기(15)에 의해서, 선택된 메모리 셀로부터 판독된 데이터가 증폭됨과 함께, 기입되는 데이터가 메모리 셀 어레이 MCA에 공급된다. 상기 컬럼 디코더(16)는, 컬럼 어드레스 신호를 디코드하여 메모리 셀 어레이 MCA 중의 메모리 셀의 열을 지정한다.

상기 전송 트랜지스터 Tr0∼Tri는, 예를 들면 i=31의 경우, 도 2에 도시한 바와 같이 제1 불순물 영역이 제1 소자 분리 절연막(17)을 따라서 형성된 전송 트랜지스터 Tr0∼Tr9로 구성되는 제1 그룹 GR1, 상기 제1 그룹 GR1의 상기 제1 불순물 영역과 상기 제1 소자 분리 절연막(17)을 사이에 두고 마주 보도록 형성된 제1 불순물 영역을 갖는 전송 트랜지스터 Tr10∼Tr20으로 구성되는 제2 그룹 GR2, 및 상기 제2 그룹 GR2의 제2 불순물 영역과 제2 소자 분리 절연막(18)을 사이에 두고 마주 보는 제1 불순물 영역을 갖는 전송 트랜지스터 Tr21∼Tr31로 구성되는 제3 그룹 GR3으로 형성되어 있다. 상기 제1, 제2 소자 분리 절연막(17, 18)은 각각, 전송 트랜지스터 Tr0∼Tr9, Tr10∼Tr20, Tr21∼Tr31의 게이트선 G1, G2, G3이 연장되는 방향을 따라 형성되고, 상기 제2 소자 분리 절연막(18)은 상기 제1 소자 분리 절연막(17)보다도 폭이 넓게 되어 있다(Δ2>Δ1).

제1 그룹 GR1의 전송 트랜지스터는, 좌측으로부터 우측을 향하여 Tr0, Tr2, Tr4, Tr1, Tr9, Tr3, Tr6, Tr8, Tr5, Tr7의 순서로 배치된다. 이들 전송 트랜지스터 Tr0, Tr2, Tr4, Tr1, Tr9, Tr3, Tr6, Tr8, Tr5, Tr7의 제2 불순물 영역에는 각각, 워드선 구동 신호선 CG0, CG2, CG4, CG1, CG9, CG3, CG6, CG8, CG5, CG7이 접속되고, 제1 불순물 영역에는 각각 워드선 WL0, WL2, WL4, WL1, WL9, WL3, WL6, WL8, WL5, WL7이 접속된다.

제2 그룹 GR2의 전송 트랜지스터는, 좌측으로부터 우측을 향하여 Tr20, Tr18, Tr16, Tr19, Tr17, Tr15, Tr13, Tr11, Tr14, Tr12, Tr10의 순서로 배치된다. 이들 전송 트랜지스터 Tr20, Tr18, Tr16, Tr19, Tr17, Tr15, Tr13, Tr11, Tr14, Tr12, Tr10의 제2 불순물 영역에는 각각 워드선 구동 신호선 CG20, CG18, CG16, CG19, CG17, CG15, CG13, CG11, CG14, CG12, CG10이 접속되고, 제1 불순물 영역에는 각각 워드선 WL20, WL18, WL16, WL19, WL17, WL15, WL13, WL11, WL14, WL12, WL10이 접속된다.

제3 그룹 GR3의 전송 트랜지스터는, 좌측으로부터 우측을 향하여 Tr31, Tr29, Tr21, Tr30, Tr22, Tr27, Tr25, Tr28, Tr23, Tr26, Tr24의 순서로 배치된다. 이들 전송 트랜지스터 Tr31, Tr29, Tr21, Tr30, Tr22, Tr27, Tr25, Tr28, Tr23, Tr26, Tr24의 제2 불순물 영역은 각각 워드선 구동 신호선 CG31, CG29, CG21, CG30, CG22, CG27, CG25, CG28, CG23, CG26, CG24에 접속되고, 제1 불순물 영역은 각각 워드선 WL31, WL29, WL21, WL30, WL22, WL27, WL25, WL28, WL23, WL26, WL24 에 접속된다.

즉, 종래의 패턴 레이아웃(도 10 및 도 11)과 비교하면, 워드선 WL3과 WL9에 접속되는, 파선으로 둘러싼 워드선 전송 트랜지스터 Tr3, Tr9의 배치가 교체되어 있다.

상기 전송 트랜지스터 Tr0∼Tr9 위에는, 도 3에 모식적으로 도시한 바와 같은 패턴 레이아웃의 워드선 WL0∼WL9가 형성되어 있다. 이들 워드선 WL0∼WL9의 일단은, 상기 전송 트랜지스터 Tr0∼Tr9의 제1 불순물 영역에 접속되고, 타단은 배선 접속 전환 영역(11)에 접속된다. 이러한 패턴 레이아웃을 이용함으로써, 배선의 우회를 적게 하여, 워드선 WL0∼WL9의 통과 영역에서 통과 배선 개수를 줄일 수 있기 때문에, 배선 피치를 완화할 수 있다.

상기 배선 접속 전환 영역(11)은, 도 4 및 도 5에 도시한 바와 같이 구성되어 있다. 도 4에 도시한 바와 같이, 워드선 WL1과 WL2, WL3와 WL4, WL5와 WL6이 각각 교차하고 있으며, NAND 셀 블록측과 워드선 전송 트랜지스터측에 워드선 WL의 배치가 교체되어 있다. 이 교차부는 다층 배선에 의해 실현한다. 예를 들면 도 5에 도시한 바와 같이, 메모리 셀 MC의 제어 게이트(워드선 WL)와 워드선 전송 트랜지스터 Tr의 제1 불순물 영역(19)을, 금속 플러그(20, 21)와 상층의 금속 배선층(22)에 의해 하층의 배선층을 뛰어 넘도록 접속함으로써 실현한다.

도 6은 상기 NAND 셀(4a)의 소거 동작 시의 전압 인가 조건을 설명하기 위한 모식도이다. 도 6에 도시한 바와 같이, 전송 트랜지스터 Tr0, Tr2, Tr4, Tr1의 제1 불순물 영역에는 전원 전압 Vdd, 제2 불순물 영역에는 20V의 소거 전위가 인가된 다. 전송 트랜지스터 Tr9의 전류 경로의 일단 및 타단에는 0V가 인가된다. 전송 트랜지스터 Tr3, Tr6의 제1 불순물 영역에는 전원 전압 Vdd, 제2 불순물 영역에는 20V의 소거 전위가 인가된다. 전송 트랜지스터 Tr8의 제1 불순물 영역 및 제2 불순물 영역에는 0V가 인가된다. 전송 트랜지스터 Tr5, Tr7의 제1 불순물 영역에는 전원 전압 Vdd, 제2 불순물 영역에는 20V의 소거 전위가 인가된다.

또한, 전송 트랜지스터 Tr20, Tr18, Tr16, Tr19, Tr17, Tr15, Tr13의 제1 불순물 영역에는 전원 전압 Vdd, 제2 불순물 영역에는 20V의 소거 전위가 인가된다. 전송 트랜지스터 Tr11의 제1 불순물 영역 및 제2 불순물 영역에는 0V가 인가된다. 전송 트랜지스터 Tr14, Tr12, Tr10의 제1 불순물 영역에는 전원 전압 Vdd, 제2 불순물 영역에는 20V의 소거 전위가 인가된다.

또한, 전송 트랜지스터 Tr31, Tr29, Tr21, Tr30, Tr22, Tr27, Tr25, Tr28, Tr23, Tr26, Tr24의 제2 불순물 영역에는 전원 전압 Vdd, 제1 불순물 영역에는 20V의 소거 전위가 인가된다.

이것에 의해서, 워드선 WL8, WL9, WL10, WL11에 접속되는 셀을 소거하는 서브 블록 소거를 행한 경우에, 소거하지 않을 셀의 워드선 WL6에 접속되는 전송 트랜지스터 Tr6의 접합부 간의 누설 전류는 화살표로 나타내는 2 방향으로 흐른다.

즉, 서브 블록 소거를 워드선 4개 단위(WL(4k), WL(4k+1), WL(4k+2), WL(4k+3):k=0, 1, …, 7)로 행하는 경우에, 어떤 워드선의 조를 소거하는 워드선에 선택하여도, 전송 트랜지스터의 접합부 간의 누설 전류는 X 및 Y 방향에서 2 방향 이내로 된다.

따라서, 상기한 바와 같이 워드선 전송 트랜지스터 Tr0∼Tr31을 배치함으로써, 접합부 간 누설 전류를 저감하여, 접합부 간 누설 전류에 의한 비선택 워드선의 전위 강하를 억제하고, 서브 블록 소거의 제어성을 향상시킬 수 있다. 또한, 워드선 전송 트랜지스터의 소자 내압 설계가 용이하게 되어, 로우 디코더의 면적을 축소할 수 있다.

또한, 본 실시예에서는, 서브 블록 소거를 워드선 4개 단위(WL(4k), WL(4k+1), WL(4k+2), WL(4k+3):k=0, 1, …, 7)로 행하는 경우를 예시했지만, 서브 블록 소거의 대상으로 되는 선택 워드선의 조합은, 워드선 4개 단위에 한정되는 것은 아니다. 서브 블록 소거의 대상으로 되는 선택 워드선의 개수에 따라 워드선 전송 트랜지스터의 배치를 고안하면, 마찬가지의 효과가 얻어진다.

상술한 바와 같이, 본 실시예에 따르면, 서브 블록 소거 동작이 가능한 NAND형 플래시 메모리에서, 워드선 전송 트랜지스터의 배치를 연구함으로써, 서브 블록 소거의 제어성을 향상시켜, 로우 디코더의 면적을 작게 할 수 있다.

이상 실시예를 이용하여 본 발명의 설명을 행했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서 다양하게 변형하는 것이 가능하다. 또한, 상기 실시예에는 여러가지의 단계의 발명이 포함되어 있고, 개시되는 복수의 구성 요건의 적당한 조합에 의해 여러가지의 발명이 추출될 수 있다. 예를 들면 실시예에 나타내는 전체 구성 요건으로부터 몇개의 구성 요건이 삭제되어도, 발명이 해결하고자 하는 과제의 란에서 설명한 과제 중 적어도 하나를 해결할 수 있고, 발명의 효과의 란에서 설명되어 있는 효과 중 적어도 하나가 얻어지는 경우에는, 이 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.

본 발명에 따르면, 서브 블록 소거 동작의 제어성을 향상하여 오소거를 방지할 수 있고, 로우 디코더의 면적을 작게 할 수 있는 불휘발성 반도체 기억 장치가 얻어진다.

Claims

복수의 블록을 구비하며, 각각의 블록 중에 전기적으로 데이터의 재기입이 가능한 불휘발성의 복수의 메모리 셀이 어레이 형상으로 배치된 메모리 셀 어레이와,

상기 블록을 선택하는 제1 선택 수단과,

상기 복수의 블록 중에 배치되고, 동일 행의 메모리 셀에 각각 공통 접속된 복수의 워드선과,

상기 워드선 단위로 상기 블록 중 일부 메모리 셀을 소거하기 위해, 상기 블록 중 일부 메모리 셀을 선택하는 제2 선택 수단과,

상기 복수의 워드선에 각각 대응하여 설치되고, 대응하는 워드선에 전압을 공급하는 복수의 구동선과,

상기 복수의 워드선 및 상기 복수의 구동선 중 대응하는 워드선과 구동선을 블록마다 선택적으로 접속하는 스위치로서 기능하는 복수의 전송 트랜지스터

를 구비하고,

상기 복수의 워드선을, 소거될 메모리셀에 접속된 워드선과, 소거되지 않을 메모리 셀에 접속된 워드선으로 나누었을 때에, 상기 복수의 전송 트랜지스터 중, 상기 소거되지 않을 메모리 셀에 접속된 워드선의 전송 트랜지스터의 양 옆 및 맞은편에 배치되는, 소거될 메모리셀에 접속된 워드선에 접속된 전송 트랜지스터가 2개 이하인

것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 복수의 전송 트랜지스터의 게이트선이 연장되는 방향을 따라 형성된 제1 소자 분리 절연막을 더 구비하고,

상기 복수의 전송 트랜지스터 각각은, 상기 복수의 워드선 중 대응하는 워드선이 접속되는 제1 불순물 영역, 및 상기 복수의 구동선 중 대응하는 구동선이 접속되는 제2 불순물 영역을 포함하고,

상기 복수의 전송 트랜지스터는, 상기 제1 불순물 영역이 상기 제1 소자 분리 절연막을 따라 형성된 전송 트랜지스터로 구성되는 제1 그룹, 및 상기 제1 그룹의 상기 제1 불순물 영역과 상기 제1 소자 분리 절연막을 사이에 두고 마주 보도록 형성된 상기 제1 불순물 영역을 갖는 전송 트랜지스터로 구성되는 제2 그룹을 갖고,

상기 소거되지 않을 메모리 셀에 접속된 워드선에 접속된 전송 트랜지스터의 상기 제1 불순물 영역의 양 옆 및 맞은편에 배치되는, 소거될 메모리셀에 접속된 워드선에 접속된 전송 트랜지스터는 2개 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 복수의 전송 트랜지스터의 상기 게이트선이 연장되는 방향을 따라 형성 되고, 상기 제1 소자 분리 절연막보다도 폭이 넓은 제2 소자 분리 절연막을 더 구비하고,

상기 복수의 전송 트랜지스터는, 상기 제2 그룹의 상기 제2 불순물 영역과 상기 제2 소자 분리 절연막을 사이에 두고 마주 보는 상기 제1 불순물 영역을 갖는 전송 트랜지스터로 구성되는 제3 그룹을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 복수의 전송 트랜지스터와 상기 워드선 간에 설치되며, 상기 워드선과 상기 구동선의 접속을 선택적으로 설정하는 배선 접속 전환 영역을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 복수의 메모리 셀은, NAND형 EEPROM셀인 것을 특징으로 하는 불휘발성 반도체 기억 장치.