CN107077878A - 利用能够执行nvm及dram功能的存储器储存信息的方法及设备 - Google Patents

Abstract

一种能够使用晶载动态随机存储器(“DRAM”)与非易失存储器(“NVM”)储存数据的存储设备。一方面，该存储设备包括：NVM单元、字线(WLs)、单元信道、及DRAM模式选择。该NVM单元能够持续地保留信息；以及该WLs被配置用于选择NVM单元中的一个为待被存取的。在一个具体实施方式中，单元信道被配置用于使NVM单元相互连接以形成NVM串。DRAM模式选择被激活时，DRAM模式选择能够临时地将数据储存在单元信道中。

Description

利用能够执行NVM及DRAM功能的存储器储存信息的方法及 设备

本申请要求：基于2014年9月24日提出的发明名称为“D-NAND：结合DRAM与NAND的新型存储单元及阵列”的美国临时专利申请序列号：62/054,391的优先权，该申请为在2015年9月4日提出的发明名称为“利用多页编程写入非易失性存储器的方法及设备”的共同申请的美国专利申请序列号为14/846,673的部分继续申请(CIP)，所有这些全部结合在此，作为参考。

技术领域

本发明示例性实施方式涉及半导体与集成电路领域。更具体地，本发明示例性实施方式涉及存储与储存设备。

背景技术

数字处理系统通常包括用于数据储存的存储设备。例如，该存储设备大致被分类为易失性和/或非易失性存储设备。易失性存储设备包括随机存取存储器(“RAM”)、静态随机存取存储器(“SRAM”)、及/或动态随机存取存储器。非易失性存储设备(“NVM”)可以是NAND闪存、NOR闪存、相变存储器、电可擦除可编程只读存储器(“EEPROM”)、以及硅-氧化物-氮化物-氧化物-硅(“SONOS”)存储器等等。

NVM，诸如以NAND或NOR为主的闪存，其被广泛地使用于现今的计算机世界中，并且其独特的单元结构提供了小的、高密度及低写入电流储存设备。NVM，诸如以NAND为主的闪存已经成为用于诸如存储卡、USB快闪驱动器及固态硬盘的各种设备及系统的主要持续储存内存。闪存的一些示例性的应用包括：个人计算机、PDAs、数字音频播放器、数码相机、手机、合成器、视频游戏、科学仪器、工业机器人及医疗电器。随着技术的改进，诸如NAND闪存的NVM技术已经达到16纳米(“nm”)，并且其单芯片密度能够达到128千兆位(“Gb”)储存容量。然而，与NAND闪存相关的缺点是读取及/或写入操作慢。例如，通常的读取操作可能要花费25纳秒(“s”)、并且擦除操作可能会花费两(2)毫秒(“ms”)。页写入操作可能会花费高达300s来完成。这种慢操作能对整个系统性能造成负面影响。

DRAM通常提供相对快速的读取和/或写入操作。然而，DRAM是易失性存储器，其中，当该电力下降时，储存的数据会消失。而且，DRAM单元尺寸通常大于NAND单元尺寸，从而其总体上成本较高且密度较低。对于常用的计算系统，诸如以NAND为主的闪存的NVM用于主储存器，而同时DRAM用于工作存储。例如，储存在NVM中的数据可以被加载到DRAM中，用于处理与执行，并且当该任务完成时，随后即将结果写回到NVM。

由于DRAM的密度总体上低于诸如NAND闪存的NVM的密度，因而由于不同的处理，NAND与DRAM通常制造在分开的芯片或晶片中。然而，两芯片解决方案不仅增加芯片数量、占用空间、系统成本，而且也由于在两个芯片之间传送数据而降低了系统性能。

发明内容

本发明的一个实施方式公开了一种存储设备，其能够利用晶载动态随机存取存储器(“DRAM”)及非易失性存储器(“NVM”)来储存数据。根据一个方面，该存储设备包括：NVM单元、字线(“WLs”)、单元信道以及DRAM模式选择。该NVM单元能够持续地保留信息，以及该WLs被配置用于选择NVM单元中的一个为待被存取的。在一个实施方式中，该单元信道被配置用于：使NVM单元相互连接，以形成NVM串。当DRAM模式选择激活时，DRAM模式选择能够临时地将数据储存于该单元信道中。

本发明的其它特征及益处将从下面阐述的详细说明、附图及权利要求中变得清晰。

附图说明

可从以下给出的详细说明及所附的本发明各种实施方式的附图更全面地理解本发明的示例性实施方式，然而，其不应当被用来将本发明限定到这些特定的实施方式，它们只是用于说明和理解。

图1是方块图，示意出了根据本发明的一个实施方式的具有能够执行NVM与DRAM两项功能的存储设备的计算系统。

图2-3示意出根据本发明的一个实施方式的包含有能够执行DRAM功能的NVM串的存储设备；

图4A-B及5A-B是示意出根据本发明的一个实施方式的DNAND存储设备的电路布局的图；

图6A-C示意出根据本发明的一个实施方式的执行DRAM与NVM功能的DNAND替代性配置；

图7A-D是方块图，示意出根据本发明的一个实施方式的DNAND的替代性物理布局；

图8A-E及9A-C是示意图，示意出根据本发明的一个实施方式的替代性DNAND；

图10A-B以及11-15是示意图，示意出根据本发明的一个实施方式的DNAND的操作及组态；

图16A-B与17A-D是示意图，示意出根据本发明的一个实施方式的二维(“2D”)或三维(“3D”)DNAND；

图18A-B与19A-C是示意图，示意出根据本发明的一个实施方式的具有多个NAND串的示例性DNAND组态；以及

图20是流程图，示意出根据本发明的一个实施方式的能够临时储存数据在NVM串中的DNAND操作。

具体实施方式

此处描述本发明的示例性实施方式，其上下文包括用于利用晶载非易失性存储器(“NVM”)与动态随机存取存储器(“DRAM”)改进存储器储存效率的方法、设备及装置。

本领域普通技术人员将认识到：本发明的以下详细说明仅示例性的，并不意在以任何形式限制。受益于本公开的本领域普通技术人员将容易得到本发明的其它实施方式的启示。现在将参照附图详细说明附图中所示意的本发明的示例性实施方式。在所有的附图中及以下的详细说明中，相同的附图标记(或数字)被用于表示相同或类似的部件。

根据本发明的实施方式，本文中所描述的部件、处理步骤及/或数据结构可以使用各种类型操作系统、计算平台、计算机程序及/或常用的机器来实施。当包括一系列处理步骤的方法由计算机或机器来实施、以及那些处理步骤能够被储存为可被机器读取的一系列指令的情况下，它们就能够被储存于有形媒介上，诸如计算机存储设备(例如，ROM(只读存储器)、PROM(可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、闪存、跳跃驱动器等等)、磁储存媒体(例如，磁带、磁盘驱动器等等)、光储存媒体(例如，CD-ROM、DVD-ROM、纸卡及纸带等等)、以及其它已知类型的程序存储器。

本领域普通技术人员将认识到：此处所描述的装置可被形成于传统的半导体基板上，或者它们可容易地被形成为基板之上的薄膜晶体管(TFT)、或者在硅绝缘体(SOI)中，诸如玻璃(SOG)、蓝宝石(SOS)、或者在本领域普通技术人员已知的其它基材上。这些本领域普通技术人员也将认识到：围绕如上所描述的这些的一系列掺杂浓度的也有效。实质上，能够形成pFETs及nFETs的任何处理也将有效。被掺杂的区域可以是扩散的，或者它们也可以被植入。

术语“系统”此处一般是被用来描述任何数量的部件、组件、子系统、设备、封包交换件、封包交换机、路由器、网络、计算机及/或通讯设备或机构、或者它们的部件的组合。术语“计算机”在本文中一般被用来描述任何数量的计算机，包括但不限于，个人电脑、嵌入式处理器和系统、控制逻辑、ASICs、芯片、工作站、主机等。术语“设备”在此处一般是用来描述任何形式的机构，包括计算机或系统或它们的部件。

术语“任务”和“处理”在此处一般是用来描述任何形式的执行程序，包括但不限于，计算机处理、任务、线程、执行应用、操作系统、用户处理、装置驱动器、本机代码、机器或其它语言等等：并且可以是交互式的和/或非交互式的，在本地和/或远程执行、在前景和/或背景中执行、在用户和/或操作系统的地址空间中执行、例行程序的库和/或独立的应用中执行，并且不限于任何特定的内存划分技术。在包括但不限于方块图及流程图的附图中所示意出的信号及信息的步骤、连接及处理过程，通常以不同的串联或并联的顺序来执行，和/或通过保留在本发明范围与精神之内的各种实施方式中的不同的部件及/或通过不同的连接来实现。

本发明的一个实施方式公开一种能够使用晶载动态随机存取存储器(“DRAM”)及非易失性存储器(“NVM”)两者储存数据的存储设备。一方面，该存储设备包括NVM单元、字线(“WLS”)、单元信道以及DRAM模式选择。该NVM单元能够持续保留信息：并且WLs被配置成：选择NVM单元中的一个为待被存取的。在一个实施方式中，单元信道被配置成：使NVM单元相互连接以形成NVM串。当DRAM模式选择被激活时，该DRAM模式选择能够将数据临时地储存于单元信道中。

图1是方块图130，其示意出根据本发明一个实施方式的具有能够执行NVM及DRAM两个功能的存储设备的计算系统。在一个实施方式中，图130包括处理器150、NVM储存器152及总线158。处理器150进一步包括晶载存储器168及总线管理器156，其中晶载存储器168进一步包括双功能储存装置160，其能够基于模式选择来执行DRAM和/或NVM。在一个实施方式中，NVM/DRAM 160耦接至NVM 162用于数据储存以及紧急备份。一方面，NVM可以是以NAND为主的闪存、以NOR为主的闪存、相变存储器(“PCM”)、EEPROM(可擦除可编程只读存储器)；或者是NAND、NOR、PCM和/或EEPROM存储器的结合。为了简化先前的讨论，整个说明书皆以NAND为主的闪存用来做为示例性的NVM。应注意的是：即使一或更多个方块(或设备)被增加至图130或从其移除时，本发明的示例性实施方式的基本概念不会改变。

包括NVM/DRAM160的晶载存储器168被称为DRAM-NAND(“DNAND”)，其中DRAM单元及NAND单元相互连接以增强存储性能。一方面，DNAND单元具有类似于NAND单元的NAND类似单元构造，其中，DNAND单元能够基于作业模式被用来做为NAND单元和DRAM单元。例如，DNAND单元具有两个作业模式，其中，一个模式是像NAND快闪单元似地操作DNAND单元，而另一模式是像DRAM单元似地操作DNAND单元。在一个实施方式，DNAND单元提供读/写作业做为用于DRAM的读/写作业。或者，DNAND单元也能够以阵列构型组织，当DRAM作业模式被激活时，其也能够被用来做为DRAM阵列。虽然存储器方块168被示意出为嵌入在中央处理单元(“CPU”)中的存储器，然而存储器方块168也可以是能够提供NVM与DRAM双重功能的独立存储芯片。

由于DNAND使用类似NAND串来提供DRAM储存功能和NAND闪存功能，因而，一方面，DNAND能够在单一芯片或晶片上布置DRAM单元及NAND单元两者。为了建立或制造与NAND处理兼容的DRAM，NAND及DRAM单元两者能够被制造在一个具有NAND处理的芯片上。NAND阵列及DRAM阵列也可以被嵌入在微控制器或任何其它的芯片中。

替代性地，DNAND单元构造也可以与SRAM处理一起实施。例如，DNAND单元可在具有标准的NAND、DRAM、SRAM或逻辑处理中的任何一个的芯片中包括NAND、DRAM、及SRAM。此外，在一个实施方式中，DRAM可以包括NVDRAM(非易失性DRAM)功能，以在系统电力损耗或电力下降期间，一次储存整个DRAM阵列的数据。该数据可以在电力恢复之后，被恢复到DRAM单元内。因此，数据可以易于DRAM作业、或被写入到NAND单元储存。

作业中，晶载存储器168能够利于数据通过总线158在NVM/DRAM 160及NVM 152之间传送。总线管理器156能够同时地使数据在存储器168的NVM/DRAM 160及NVM 152之间传送。在另一实施方式中，晶载存储器168能够在紧急断电或电力损耗期间将数据备份在NVM/DRAM 160中。在一个示例中，NVM/DRAM 160分配一部分的NVM单元用于紧急备份的目的。

采用包含DRAM及NVM两者的晶载存储器168的益处在于：其利于同步多页NVM程序化。此外，晶载存储器168也利用NVM/DRAM 160提高晶载存储器168及NVM 152之间的总体数据传送速度。此外，使用晶载存储器168的另一益处在于：其能够在紧急时段期间，将数据从DRAM备份至NVM单元。

图2示意出根据本发明的一个实施方式的包含有能够执行DRAM功能的NVM串的存储设备。图例202是能够在DRAM功能下作业以及在NAND NVM功能下作业的DNAND串的逻辑布局。图例204类似于图例202，其是能够执行DRAM或NAND功能的DNAND串的电路图示。

图例202包括BL 208、DSG 210、SSG 218、NAND单元212-216、源极线(“SL”)220、及单元信道206。在一个实施方式中，单元信道206用来串联连接NAND单元212-216形成串。NAND单元212-216耦接至WLO-WLn，用于选择哪个NAND单元应为被存取。在一个实施方式中，单元信道206能够临时地储存电荷。基于模式控制228的逻辑状态，DNAND串能够被选择用来执行NAND功能或DRAM功能。

图例204包括BL 242、DSG 230、SSQ 238、NAND单元232-236、SL 240及单元信道226。在一个实施方式，单元信道226用来串联连接NAND单元232-236形成串。NAND单元232-236耦接至WLO-WLn，用于选择哪个NAND单元应被存取。在一个实施方式中，单元信道226能够临时储存数据。基于模式控制228的逻辑状态，DNAND串能够被选择用来执行NAND功能或DRAM功能。

在一个实施方式中，能够储存信息的DNAND设备包括：NVM单元212-216、WLO-WLn、单元信道206及DRAM模式选择228。NVM单元212-216能够持续地保留信息。NVM单元包括至少一个NAND非易失性存储单元。应注意的是：NAND非易失性存储单元能够在正常作业及紧急电力损耗两者之一的期间储存数据。WLO-WLn能够选择NVM单元中的一个为被存取的。单元信道206使NVM单元相互连接，以形成NVM串。耦接至NVM串的DRAM模式选择228被配置成：当DRAM模式选择228激活时，允许单元信道206临时地储存数据。一方面，WLs可被施加高于截止单元(off-cell)电压的通过电压，以准备用于DRAM作业。

在一个实施方式中，DNAND设备包括诸如模式控制228的NVM模式选择，并且当诸如模式控制228的NVM模式选择激活时，能够持续地储存数据到NVM单元中的一个中。应注意的是：BL 208被配置成用以提供位信息。在一个示例中，DNAND设备也包括DSG 210及SSG 220，其中，DSG 210能够将BL 208连接至DNAND串。SSG 218用来将SL 220连接至DNAND串。应注意的是：DRAM模式选择及NVM模式选择通过诸如模式控制228的单一控制信号控制。在一个示例中，NVM单元包括至少一个硅-氧化物-氮化物-氧化物-硅(“SONOS”)非易失性存储单元。

图3示意出表格，其示出根据本发明的一个实施方式的能够执行NAND或DRAM功能的DNAND存储设备。该表格示意出在用于DNAND单元串的擦除周期、编程周期及读取周期的期间的电压分布。例如，在擦除周期期间，DSG、WLunselect、SSG、BL、SL的信号设定为浮动(“FL”)电压时，而WLselect设定为零(0)伏特、以及TPW(三P型阱)设定为正的高电压(“Vpp”)。应当注意的是：即使一或更多个信号(或线)增加到图3或从图3移除时，本发明的示例性实施方式的基本概念不会改变。

显示在表格中的电压示出用于DNAND存储设备的电压分布，其中，该设备被配置成：具有两个作业模式，即NAND模式和DRAM模式。在NAND模式期间，其能够被擦除、编程及读取为NAND。在DRAM模式期间，单元能够被读取及写入为DRAM单元。在一个实施方式中，图3中所示的表格示意出在NAND模式期间的单元的电压分布或偏置条件。在擦除阶段期间，在被选择的单元位于的深的N型阱中的三P型阱(TPW)被施加以正的高电压(“VPP”)，诸如20伏特(“V”)，用于浮动闸极NAND、或10-15V用于SONOS NAND。VPP的应用将导致电子由于福勒-诺德海姆隧穿机制(Fowler-Nordheim tunneling mechanism)，从浮动闸极朝向信道区域注入，以减少单元的阈值电压(“Vt”)。在程序化阶段期间，经选择的WL被施加以诸如20V的VPP。末被选择的WLs被施加以诸如10V的正的中电压(“VMP”)。VMP将促使单元的信道区域达到大约8V。对于被选择用于程序化的单元，BL被施加以0V，其将泄漏信道电压。由此，被选择的单元通过福勒-诺德海姆隧穿机制程序化，以从单元信道区域朝向浮动闸极注入电子，由此提高单元Vt。对于程序化抑制单元阶段，BL被施加以VDD，其将使得汲极选择闸极由于该反偏置而关闭，因此该信道区域将保持高V以消除被选择的WL的电场，由此抑制该程序化。在读取模式期间，DSG及SSG两者被施加以VDD，以及SL被施加以0V。BL随后被预充电至VDD。被选择的WL被施加以Vread，其在介于导通单元(on-cell)及截止单元(off-cell)的Vt之间被选择。未被选择的WLs被施加以Vpass，其比最高的离单元的Vt还要高。如果被选择的单元的Vt高于Vread，则该单元将保持截止，由此BL保持在VDD。如果被选择的单元的Vt低于Vread时，单元将被启动并且在BL的电压将放电到0V。连接至BL的检测放大器感测BL电压并锁住该数据。

在DRAM模式下，在一个具体实施方式中，DSG被设定到VDD以开启被选择的汲极选择闸极，以及设定到0V以关闭未被选择的汲极选择闸极。SSG被施加以0V以隔离SL，由此单元的信道区域能够被用来做为电容器以储存数据。如在表格中所表示的VCP是电容器极板电压，其可以是任何电压，诸如0V或VDD。该电压通常是1/2VDD。

在替代性实施方式中，存储器阵列可以被划分成带有NAND部分及DRAM部分的多个块区。在两个部分中的单元每串可以具有不同数量的单元。例如，在DRAM部分的单元每串可以具有较少的单元，以增加速度，而在NAND部分的单元可以具有较多的单元，以减小阵列尺寸。在一个示例中，对于DRAM块区或部分，NAND串可包含一个单元，以使存储速度最优化。

图4A-B是示意出根据本发明的一个实施方式的DNAND存储设备的电路布局的图。图4A示出在DRAM模式期间单元的操作条件，其中，WLO-WLn被施加以Vpass的电压。Vpass比单元的最高状态的Vt还要高。在作业中，Vpass将开启单元，不管它们的储存的数据如何。例如，单元的信道区域501被用以变成电容用于储存电荷。当SSG被施加以0V以关闭源极选择闸极503时，DSG502被施加以电压以将该闸极置于离线位置，以便允许电容器(或单元信道)从BL充电和/或放电。一方面，整个NAND单元串动作好似具有MOS电容的DRAM单元。应注意的是：在DRAM模式期间，WL电压Vpass可以是恒定的。应注意的是：DRAM模式通常不需要切换处理，因而其将不会由于DRAM作业导致延迟。

在一个实施方式中，Vpass可以被施加到被选择的串，而未被选择的串被施加以OV或浮动，以便使到单元、或储存在该单元的数据的闸极干扰最小化。在作业期间，Vpass被施加到某些字线，诸如(WLO-WLi)，以及Voff被施加到其它字线，诸如(WLi+1-WLn)，以便管理电容的尺寸。由于Voff是比单元的数据的最低Vt水平等级还要低的电压，所以单元0～i将被开启以及单元i+1-n将被关闭。通过施加不同的电压，DRAM单元的电容大小可被调节。或者，单元i+1-n可被程序化到比由WL i+1-WLn所施加的0V高的电压，以避免对于Voff的负电压，即使单元具有负的Vt。应注意的是：设定DSG高可以是VDD或比VDD+Vt(汲极选择晶体管阈值电压)高的电压。当使用比VDD+Vt高的电压时，单元的电容将被充电至满VDD。当使用VDD时，VDD将使单元的电容充电到VDD-Vt。

图4B示出根据本发明的一个实施方式的对于采用每串一个单元的DRAM模式的偏置条件。该偏置条件类似于图4A，除了没有未被选择的WL之外。

图5A-B是示意出根据本发明的一个实施方式的DNAND的操作的波形图。图5A示出在DRAM模式期间单元的写入波形。在TO时间，根据数据1或0，BL分别被施加以VDD或0V。被选择的DSG提高以开启汲极选择晶体管，并通过BL将单元的电容器充电到VDD或OV。在T1时间，DSG下降。在T2时间，BL可被改变到新数据，用于下一个写入循环，或预充电到VDD/2，用于下一个读取循环。

图5B示出在DRAM模式期间单元的读取波形。在T0时间，BL被预充电至适当的电压，如VDD/2。在T1时间，被选择的DSG提高以开启汲极选择闸极，其将致使在单元的电容器及BL的电容之间发生电荷共享。当电容器储存VDD时，电容器将对BL充电到比VDD/2略高一点。当电容器储存0V，电容器将使BL比VDD/2略低一点。在T2时间，连接到BL的敏感放大器被激活，其将使BL振幅发展到满VDD或VSS。由于WL保持在高位，所以BL电压也将单元的电容器充电到满VDD或VSS，其也已知为“更新”作业。由于储存在电容器中的电荷将经由结漏逐渐泄漏出，所以在DRAM模式期间的单元需要周期性地更新作业。在BL数据被锁存之后，在T4时间，BL可以再被预充电至VDD/2，用于下一个读取循环。

图6A-C示意出根据本发明的一个实施方式的示出DRAM及NVM的DNAND的替代性配置。因为根据本发明该实施方式的单元与阵列具有NAND及DRAM两种作业模式，所以BL读写电路需要被修改以执行两种作业。图6A示出基本BL读/写电路体系架构，其中BL连接至NAND页缓冲器601和DRAM页缓冲器602。切换电路603被用来从多个BLO到BLk中选择一个BL，以便减少页缓冲器的总数量。在程序化作业期间，也可对未被选择的BL应用合适的偏置条件。在NAND模式期间，NAND页缓冲器被激活，以及在DRAM模式期间，DRAM页缓冲器被激活。图6B-C分别示出用于MLC(多层单元)的NAND页缓冲器及DRAM页缓冲器。应注意的是：也可以应用SLC(单层单元)的NAND页缓冲器。

在一个实施方式中，DNAND存储设备包括NAND及DRAM双重功能。为实施DNAND单元结构，可实施DNAND的多个阵列配置。

图7A-D是示意出根据本发明的一个实施方式的用于DNAND的替代性物理布局的方块图。图7A示出本发明的一个实施方式，整个阵列被用作为NAND及DRAM双重功能。尽管在DRAM模式中的单元可以电荷共享方式执行快速读取及写入作业，但对于本配置的速度可以通过WL及BL的大电容来限制。

图7B示出阵列体系架构的另一实施方式，其中，整个阵列被用做为NAND及DRAM双重功能。WL(s)及BL(s)被用来将阵列划分成较小的块区，由此减小WL和/或BL电容量。分区701-703是WL译码器、分区704-706是BL页缓冲器。当DRAM模式被激活时，阵列可被用作快速DRAM。

图7C示出阵列体系架构的另一实施方式，其中，芯片包括两个分开的阵列，NAND及DRAM。DRAM阵列具有较小的WL及BL分区，而NAND阵列具有较大的分区。应注意的是：DRAM阵列可以具有NAND及DRAM双重功能，或仅具有DRAM功能。NAND阵列可以具有NAND及DRAM双重功能，或仅具有NAND功能。在一个实施方式中，数据可以通过内部总线在两个阵列之间传送。

图7D示出阵列体系架构的另一实施方式，其中，阵列被划分成通过BL(s)连接的NAND部分710及DRAM部分711。一方面，数据可以在平行页面模式下在两个阵列之间传送，由此大大地减少数据在两个阵列之间的传送时间。如所示，分区712是WL译码器，而分区713-716是BL页缓冲器。需要注意：在NAND部分及DRAM部分中的单元，每串可以具有不同数量的单元。例如，NAND部分每串可具有64个单元，而DRAM部分每串可包括1至8个单元。

在正常模式或NAND模式期间，NAND部分的数据可以通过NAND页缓冲器被读取及传送至DRAM页缓冲器，以及然后被写入至DRAM部分。当DRAM模式被激活时，DRAM部分的数据可以通过DRAM页缓冲器被读取及传送至NAND页缓冲器，以及然后被写入至NAND部分。

使用DNAND的优点在于：其允许数据在NAND及DRAM部分之间传送，而无需经过外部总线，由此大大地减少数据传送时间。

在替代性实施方式中，DRAM单元可以具有NVDRAM功能。在电力下降期间，整个DRAM单元的数据可以备份至NAND单元以防止数据丢失。DRAM模式需要内部电容器或外部电容器及备份电池，以保持VCC充电一段时间，以允许完成写入作业。

使用DNAND的另一优点在于：通过使用DRAM模式，允许系统检测DRAM中的数据，其不执行预定的时间，其能够自动地将在DRAM单元中数据程序化至NAND单元，然后停止更新作业，以节约电力消耗。当下次需要数据时，其将从NAND单元读取数据，并将数据恢复回至DRAM单元中。

图8A-E是示意出根据本发明的一个实施方式的DNAND的替代性配置的方框结构图。DNAND的益处是能够将储存在整个DRAM单元中的数据一次备份至NAND单元。图8A示出用于使仅具有一个NAND单元的串程序化的偏置条件。DSG及SSG两者皆施加0V，以从BL及SL隔离单元的电容器(信道区域801)。DRAM单元的WL被施加以正的高电压VPP并且单元的信道区域可以通过WL电压耦接的高。由于VDD及0V间的初始电压差，单元起初储存0V与单元初始储存VDD相比将具有快的程序化速度。结果，在适当选择的程序化时间之后，储存0V的单元与储存VDD的单元相比将具有较高的Vt。请注意：VPP电压需要根据过程、程序化速度、及理想的Vt窗口来被谨慎地选择。

图8B示出用于程序化具有多个NAND单元的串的偏置条件的另一实施方式。在图8B中示出的偏置条件类似于图8A中示出的偏置条件，除了未被选择的WL施加以正的中电压VMP之外。当VMP较高的时候，未被选择的WL将有助于促进信道区域的电压，由此其增加数据1(1)单元的抑制效应并降低数据0单元的程序化速度。基于应用、技术、程序化时间及理想的Vt值适当选择WLs处的电压是重要的。

图8C示出用于程序化具有一个NAND单元的串的偏置条件的另一实施方式。DSG及SSG两者都施加以0V，以与BL及SL隔绝单元的电容。由于被选择的WL被施加以负的高电压VNN，所以VNN关闭单元的信道，由此单元将不耦接信道的电压。结点区域803-804保持VDD及0V，其致使电子从单元的储存层(浮动闸极或电荷陷入层)朝向结点处隧穿，由此降低单元的Vt。由于结点电压差，储存VDD的单元与储存0V的单元相比，将具有更快速的程序化速度。结果，适当选择程序化时间之后，储存VDD的单元与储存0V的单元相比将具有更低的Vt。应注意的是：VNN需要根据程序、程序化速度及理想的Vt窗口来被谨慎地选择。

图8D示出用于程序化具有多个NAND单元的串的偏置条件的另一实施方式。在图8D中示出的偏置条件类似于在图8C中所示出的偏置条件，除了未被选择的WLs施加以正的中电压VMP以外。当VMP高的时候，未被选择的WLs将有助于促进信道区域的电压，由此其增加数据1单元的程序化速度，然而，其可能会降低数据0单元的抑制效应。对于DNAND的操作，根据技术、程序化时间及理想的Vt值来适当地选择电压是重要的。

图8E示出了示意出根据本发明的一个实施方式的图8A-B的偏置条件的波形。在T0时间，BL被预充电至VDD/2。在T1时间，被选择的DSG被施加以VDD或高于VDD+Vt的电压，以读取DRAM单元的数据，其导致在单元的电容器及BL的电容之间发生电荷共享。在T2时间，敏度放大器被激活以将BL发展成满VDD或VSS。在T3时间，即使被施加以VDD+Vt，DSG也下降至VDD或低于VDD的电压。在T4时间，被选择的WL被施加以VPP并且未被选择的WLs被施加以VMP，其将数据1单元的信道区域耦接至较高的电压，如标记705所示。该电压将不会通过BL泄漏，因为由于与BL的VDD的反偏置而DSG关闭。相比之下，对于数据0单元而言，通过其BL处的0V，它的信道区域将被放电至0V，如标记706所示。与先前的实施方式相比，此实施方式具有较高信道电压差，因此在数据1及0单元的Vt之间具有较大的空余。在T5时间，DSG降低。在T6时间，BL再次被预充电至VDD/2。对于下一个DSG，从T0至T7的过程可以重复进行。该作业保持重复直到所有的DRAM单元被设定为止。应注意的是：虽然此实施方式需要逐页建立WL电压用于所有的DRAM单元，但其实际上不会花费长的时间。因为仅花费不足50ns即可建立一页，假定其具有1K页时，只要花费50us就可以建立整个DRAM了。在所有的页皆设定之后，整个DRAM单元被同时程序化，因此相比于逐页程序化模式而言，其节省了总的程序化时间。

应注意的是：如所示意出的DNAND作业能够以NAND程序、逻辑程序、DRAM程序、SRAM程序、或者任何其他程序来实施。

虽然在图8A-8E中的示例示出了NMOS堆栈式闸极NAND阵列，然而其仅是举例。例如，单元可以是PMOS单元或分离式闸极。储存层可以是电荷陷入层，诸如，ONO(氧化物-氮化物-氧化物)、ONONO、SONOS、BESONOS、浮动闸极或者任何其他能够储存电荷的材料。单元能够使用SLC(每单元一个位)、MLC(每单元两个位)、或TLC(每单元三个位)等。阵列构造可以是2D(二维)或3D(三维)。单元串也可以包括或不包括源极与汲极结合点。WL可以使用传统的形式或双模式形式。

图9A-C示意出根据本发明的一个实施方式的将数据从选择的NAND单元传送到DRAM单元，诸如信道区域的过程。DAND的功能在于能够将数据在NAND及DRAM之间内部传送。图9A示出单元901被选择。为了简化先前的讨论，在被选择的单元的BL侧的单元的信道区域被称为“QBL”902，以及在其SL侧的单元的信道区域被称为“QSL”903。数据传送可以从SL或BL施加电压来完成。在图9B中示出的波形示意出从SL施加电压的实施方式。在T0时间，所有的WLO～n被施加以高于单元的最高Vt的电压。SSG被施加以高于VDD+Vt的电压，以及SL被施加以0V，其开启所有的单元，无论它们的Vt如何，并且接着将它们的信道区域QBL902及QSL903放电至0V。在T1时间，选择的WL降低至电压Vread，其为介于理想单元的Vt的Vt(导通单元)与Vt(截止单元)之间。在T2时间，SL加至VDD。如果被选择的单元是截止，其将传递SL电压至QBL并且使它充电至Vread-Vt(导通单元)。如果被选择的单元为关闭时，其将不会传递SL电压，由此QBL仍将保持在OV。一方面，Vread被选择成高于Vt(导通单元)+VDD，由此其可以全部传递VDD至QBL。在一个实施方式中，SL可以被施加以高于VDD的电压，以及SSG可以施加以高于SL+Vt的电压，以全部传递电压。应注意的是：较多的电荷可以被储存在QBL区域。当数据储存在QBL之后，SSG在T3时间到达OV，以隔绝SL。

在T3时间后，有多种方式来处理WL电压。在一个实施方式中，在T3时间后，被选择的WL被拉高至Vpass，以再次开启被选择的单元的信道区域，其可以导致在QBL与QSL之间发生电荷共享。尽管其可以降低储存的电压至VDD/2，但在传递作业之后，可以引入更新作业。在更新作业期间，根据此条件，例如，BL的预充电电压需要从VDD/2调整至较低的电压，如VDD/4。

根据本发明的另一实施方式，在T3时间后，所有的WL可被拉高至高于Vpass的电压，其将促进QBL至较高的电压，以增加储存在QBL中的电荷。在T3时间之后，在选择单元的SL侧的未被选择的WL被拉低至0V以关闭它们的信道，由此电荷将被储存在QBL区域。应注意的是：电荷共享可以不发生在QBL及QSL之间，由此初始的电荷VDD保持在QBL中。在第一更新作业期间，尽管BL将单元的信道区域充电至VDD，然而，在单元的SL侧的所有未被选择的WL可以被拉高至Vpass，以开启QSL区域，使单元的储存电容最大化。

在另一实施方式中，在T3时间之后，在被选择的单元的SL侧的未被选择的WL被拉低至0V，以及在BL侧的未被选择的WL被拉至高于Vpass的电压。其将保持仅在QBL区域充电并且促使其达到较高的电压。

请注意，根据本发明，在另一实施方式中，DRAM单元也可以通过从BL预充电读取以及从SL放电。而且，在又一实施方式中，DRAM单元可以通过从SL预充电读取以及从BL放电。图9C示出波形，其类似于在图9B中所示出的波形，但除了SL起初在T0时间施加以0V以及在T2时间拉高至VDD之外。QBL区域在T0时间被充电至Vpass-Vtcell，以及在T2时间根据被选择的单元开启或关闭，QBL放电至0V或保持QBL在Vpass-Vtcell。在一个实施方式中，Vpass被选择成高于VDD+Vtcell，因此其将传递全部的VDD至QBL。应注意的是：Vread是高于Vt(导通单元)的电压，因为它被用来开启导通单元以放电QBL至0V。

图10A-B是示意出根据本发明的一个实施方式的逻辑程序的DNAND的物理配置。DNAND单元与DNAND的阵列体系架构可以包括逻辑程序在内的任何程序来实施，其能理想地将DRAM及NAND两个存储器包括在单个芯片中。图10A-B示出DNAND利用逻辑程序的示例性实施。图10A示出NAND串，其包括汲极选择闸极1001、源极选择闸极1002、多个单元1003-1005。应注意的是：电荷陷入层1006可以是ONO或ONONO层1007-1009，它们是扩散区域。BL接点1010耦接于BL 1011，而SL是接点1012。在一个实施方式中，单元可以通过NMOS或PMOS来实施。应注意的是：单元可直接位于基板上、或在阱1013内部，阱1013在基板1015上的深阱1014内部。图10B示出DNAND的另一示例，其中，其串中包括一个单元1003。一方面，附加的三(3)个掩模被添加至标准逻辑程序，以制作DNAND装置。对于ONO蚀刻的掩模，在多闸极被形成之后反向ONO-蚀刻，可以使用用于深N阱以定位单元用于负压电路的掩模。

图11是方框结构图，示意出根据本发明的一个实施方式的DNAND的物理配置。在一个实施方式中，阵列体系架构可以应用于NAND-型的掩模ROM，本发明称为D-ROM(DRAM-ROM)，其中，阵列及操作类似于在图8D中示出的DNAND，除了单元是掩模ROM单元而不是闪存单元之外。图11示出NAND串的阵列体系架构，其包括DSG 1104、SSG 1105以及多个ROM单元1101-1103。ROM单元的闸极连接至WLO～WLn。ROM单元可以是在制造期间利用ROM-码掩模程序化，以使信道Vt植入1106-1107施加至该单元。在读取作业期间，适当的WL电压施加至被选择的单元，以检查该单元是否具有高的或低的Vt。未被选择的WLs被施加以较高的电压，以开启它们，而无论它们的Vt如何。使用NAND阵列ROM的优点在于，其是逻辑程序兼容的。请注意：D-ROM及逻辑程序兼容的D-NAND仅具有3个掩模差。因此，其给消费者提供了灵活的解决方案，以在嵌入产品的研发阶段使用逻辑兼容的D-NAND设计。一旦产品的程序代码被确认后，D-NAND阵列的全部或部分就能够通过以ROM-码植入层代替ONO层来转换到D-ROM。因为D-NAND及D-ROM具有相同的阵列构造，除了ONO及ROM-码层之外，由此使得存储器风险相对低。比较于传统技术，它们的嵌入式快闪及掩模ROM技术是不兼容的。因此，当从闪存转换到掩模ROM，其一般需要重新设计产品。

根据本发明的一个实施方式，在DRAM单元中的所有数据可以被一次同时地写入至NAND单元。这样可以显著地减少写入时间，并且特别是对电力损耗情况下的紧急数据备份特别有益处。该功能类似于传统技术的NVRAM。然而当电力损耗时，传统的NVRAM需要较大的外部电容器以保持VCC充电，以并使用电容器以提供用于写入作业的电荷泵电路的充电。如果电容规格不足够大，则其可能不能保持用于完成写入作业的足够充电，因此作业可能会失败。

本发明的实施方式公开了不使用外部电容就能够执行写入作业的DNAND设备。在一个示例中，需要小的外部电容以泵送WL电压。一旦电压被泵送至理想的d值，则泵送可被停止。控制信号XD可以到0V，其将使得WLO-WLn的电压被WL的电容捕获，如图12中所示。由于用于高密度NAND存储器的WL电容较大，所以其将花费十至百毫秒泄漏该电压，其足够程序化该单元。类似地，在BL电压设定之后，信号ISO可以到OV，其使得BL的电压及单元串的电压，以及NAND单元的信道自促抑制电压也通过本地电容保持。即使芯片VCC下降至0V，捕获在该电容中的电压将继续进行写入作业，直到电压通过结漏漏出为止。这样，能够省略外部的大电容。

图13示出阵列体系架构的一个实施方式，其中，阵列可以被分成至少两部分1301-1302。部分1301具有较长的单元串及较长的BL，部分1301主要用于NAND储存目的。部分1302具有较短的单元串及较短的BL，其中，部分1302主要用于DRAM目的。DRAM部分可含有一或更多个页缓冲器1303以便读写在DRAM部分的单元。NAND部分可含有一或更多个页缓冲器1304，以便读写在NAND部分的单元。一方面，DRAM部分及NAND部分可具有相同数量的BL。DRAM及NAND部分两者的BL、NBLO～NBLn及DBLO～DBLn连接至NAND部分的页缓冲器1304。其使得DRAM部分的数据通过所有的BLs并行传送至页缓冲器1304，并且写入至NAND部分。

使用DNAND设备的优点在于，使利用外部数据总线在DRAM及NAND之间慢渡越时间(slow transition time)最小化。

在写入时间期间，由于写入数据已经被保存在页缓冲器1304，所以DRAM部分仍可以通过页缓冲器1303存取以便读取与写入作业。请注意：根据本发明，NAND部分的写入作业可以通过加载数据至每个串而应用于多个串，如同时以虚线示出的1305-1306。

使用DNAND的另一优点在于：通过将多页数据一次写入至NAND部分节省了写入时间。例如，阵列体系架构允许NAND部分的数据被读取至页缓冲器1304以及然后通过所有的BLs同时平行传送至DRAM部分，其能够显著降低传统技术中的传送时间，传统技术是经由外部数据总线传送。在图中页缓冲器的位置仅是示例。它们也能够位于任何适当的位置，诸如阵列的顶部等。替代性地，两个页缓冲器可以定位在一起。

图14示出根据本发明的阵列体系架构的另一实施方式。该阵列包含多个NAND部分1401-1402及多个DRAM部分1403-1404，其中，块区1405-1406为页缓冲器。该实施方式允许多个DRAM部分执行写入作业至它们相关联的NAND部分，而同时其它的DRAM部分仍然可以是随机存取的。请注意：根据本发明，NAND部分及所有的DRAM部分可以通过所有的BLs并行传送数据，以节省数据传送时间。

图15示出根据本发明的阵列体系架构的另一实施方式。该阵列包含有一个大的NAND部分1501及多个DRAM部分1502-1503，其中，块区1504-1505为页缓冲器。DNAND允许一些DRAM部分执行写入作业至与该DRAM单元相关联的NAND单元，而同时其它的DRAM部分仍然是可以随机存取的。请注意：根据本发明，NAND部分及所有的DRAM部分可以通过所有的BLs并行地传送数据，以节省数据传送时间。

图16A-B及17A-D是示意出根据本发明的一个实施方式的二维(“2D”)或三维(“3D”)DNAND的图。图16A-B示出一些示例，其DNAND可以基于3D半导体配置构建。图16A示出3D NAND阵列体系架构及图16B示出该阵列的电路。图17A-C示出使用类似的块区的替代性的3D NAND阵列体系架构。图17D示出多个堆栈的3D NAND阵列构造的另一示例，其可以适用于本实施方式。应注意的是：即使增加一或更多个块区(或装置)至图16A-B及17A-D或者从它们移除一或更多个块区(或装置)，本发明的示例性实施方式的基本概念也不会改变。

图18A-B及19A-C是示意出根据本发明的一个实施方式的具有多个NAND串的示例性DNAND配置的图。图18A-B示出具有垂直SL构造而不是传统的水平SL构造的NAND串，用于执行双重功能。该双重功能包括DRAM功能及NVM功能。NAND串可以被用来形成阵列。当使用DRAM模式，中心处的WL，诸如WL 1801、WL 1802或WL 1803，例如，可以被施加以低电压，以关闭该单元。一旦单元关闭了，其将致使NAND串变成两个DRAM单元，其中，一个可以选自BL，而另一个可以选自SL。或者，分开的DSGs和/或SSGs可被用来改进NAND串的存取能力。

图19A-C示意出DNAND阵列的示例性实施方式，其能够提供双重功能。一方面，用在DNAND中的NAND串类似于传统的NAND串，除了没有DSG及SSG之外。根据应用，NAND串可以被选择以执行DRAM功能或NVM功能。

本发明的示例性方面包括各种处理步骤，其将被描述如下。所述方面的步骤可以体现在机器或计算机的可执行指令中。指令可以用来指示一般目的或特别目的系统，系统被程序化带有指令，以执行本发明的示例性方面的步骤。或者，本发明的示例性方面的步骤可以通过具体的硬件构件来执行，该硬件构件包括硬连线的逻辑，用于执行步骤，或者通过程序化的计算机构件及定制硬件构件的任何组合来执行。

图20是示意出根据本发明的一个实施方式的能够将数据临时储存于NVM串的DNAND操作的流程图2000。在方框2002，能够将信息储存在存储器阵列的程序发出DRAM模式信号以表示DRAM作业。一方面，存储器阵列被构造成提供双重功能，其可基于模式选择执行NVM功能或DRAM功能。

在方框2004，在DSG处的DSG信号失效，以断开BL与NVM串的连接，并且施加零伏特电压至SSG，其利于和/或配置NVM串成临时储存单元或DRAM单元。

在方框2006，连接至NVM串的NVM单元的至少一个WLs被驱动至通过电压，该通过电压高于NVM单元的最高状态的电压。

在方框2008，数据从BL加载至NVM单元信道，以便将数据临时储存在NVM单元信道中。在一个实施方式中，程序能够发出NVM模式信号以指示NVM作业。应注意的是：可以在DSG激活DSG信号，以将BL连接至NVM串，使该NVM串配置成非易失性存储器，以及随后数据从BL加载或传递至NVM串的NVM单元中的一个，以将数据持续储存于该NVM单元中。应注意的是：模式选择线可以被设定为激活状态以指示DRAM作业，而模式选择线可重新设定为不激活状态，以指示NVM作业。在驱动连接至NVM单元的WLs的一部分至零伏特电压之后，数据例如在读取作业期间通过切换开关从NVM单元信道传送至DRAM页缓冲器。

尽管本发明具体的实施方式已被示出及描述，但对于本领域普通技术人员显而易见的是，基于此处的教导，在不脱离本发明的示例性实施方式及其更宽的方面的情况下，可以进行改变和改型。因此，所附的权利要求意在将所有的这些落入本发明的示例性实施方式的真正精神和范围内的改变及改型包含在它们的保护范围内。

Claims (23)

1.一种能够储存信息的存储设备，包括：

多个第一非易失性存储(“NVM”)单元，其能够持续地保留信息；

多个第一字线(“WLs”)，其耦接至所述多个NVM单元并且被配置用于选择所述多个第一NVM单元中的一个为待被存取的；

第一单元信道，其耦接至所述多个NVM单元并且被配置用于使所述多个NVM单元相互连接，以形成第一NVM串；以及

第一动态随机存取存储(“DRAM”)模式选择，其耦接至所述第一NVM串并且被配置用于：当所述第一DRAM模式选择被激活时，临时地将数据储存于所述第一单元信道中。

2.如权利要求1所述的存储设备，进一步包括：第一NVM模式选择，其耦接至所述第一NVM串并且被配置用于：当所述第一NVM模式选择被激活时，持续地将数据储存于所述多个NVM单元中的一个内。

3.如权利要求2所述的存储设备，进一步包括：第一位线(“BL”)，其耦接于所述第一NVM串并且被配置用于提供位信息。

4.如权利要求3所述的存储设备，进一步包括：

第一汲极选择闸极(“DSG”)，其耦接于所述第一NVM串并且被配置用于连接至所述第一BL；以及

源极选择闸极(“SSG”)，其耦接于所述第一NVM串并且被配置用于连接至源极线(“SL”)。

5.如权利要求2所述的存储设备，其中，所述第一DRAM模式选择及所述第一NVM模式选择通过单一控制信号控制。

6.如权利要求1所述的存储设备，其中，所述多个第一NVM单元包括至少一个NAND非易失性存储单元。

7.如权利要求6所述的存储设备，其中，所述NAND非易失性存储单元被配置用于：在正常作业情形及紧急电力损耗情形中的一个情形期间储存数据。

8.如权利要求1所述的存储设备，其中，所述多个第一WLs被施加通过电压，所述通过电压高于截止单元电压。

9.如权利要求7所述的存储设备，其中，所述多个第一NVM单元通过所述第一单元信道串联地相互连接。

10.如权利要求1所述的存储设备，进一步包括：

多个第二NVM单元，其能够持续地保留信息；

多个第二WLs，其耦接于所述多个NVM单元并且被配置用于：选择所述多个第二NVM单元中的一个为待被存取的；

第二单元信道，其耦接于所述多个NVM单元并且被配置用于使所述多个NVM单元相互连接，以形成第二NVM串；以及

第二DRAM模式选择，其耦接于所述第二NVM串并且被配置用于：当所述第二DRAM模式选择激活时，临时地将数据储存在所述第二单元信道中。

11.如权利要求1所述的存储设备，其中，所述多个第一NVM单元包括至少一个硅-氧化物-氮化物-氧化物-硅(“SONOS”)非易失性存储单元。

12.一种用于将信息储存在存储器阵列中的方法，包括：

发出动态随机存取存储(“DRAM”)模式信号，以表示DRAM作业；

使在汲极选择闸极(“DSG”)的汲极选择闸极信号失效，以使位线(“BL”)与非易失性存储(“NVM”)串断开连接，以及施加零伏特电压至源极选择闸极(“SSG”)，以将所述NVM串配置成临时储存单元；

驱动连接至所述NVM串的NVM单元的字线(“WLs”)中的至少一个至通过电压，所述通过电压高于NVM单元的最高状态的电压；以及

将数据从所述BL加载至NVM单元信道，以便将所述数据临时储存在所述NVM单元信道中。

13.如权利要求12所述的方法，进一步包括：发出NVM模式信号，以表示NVM作业。

14.如权利要求13所述的方法，进一步包括：

激活在所述DSG处的所述DSG信号，以将所述BL连接到所述NVM串，以将所述NVM串配置成非易失性储存；以及

将数据从所述BL加载至所述NVM串中的所述NVM单元中的一个，以便将所述数据持续地储存在所述NVM单元中。

15.如权利要求13所述的方法，

其中，发出所述DRAM模式信号包括：设定模式选择线至激活状态，以表示所述DRAM作业；以及

其中，发出NVM模式信号包括：设定所述模式选择线至非激活状态，以表示所述NVM作业。

16.如权利要求12所述的方法，进一步包括：驱动连接至所述NVM单元的所述WLs的一部分到零伏特的电压。

17.如权利要求12所述的方法，进一步包括：通过切换开关将所述数据从所述NVM单元信道发送到DRAM页缓冲器，以便进行读取作业。

18.一种能够操作以储存信息的存储设备，包括：

非易失性存储(“NVM”)阵列，其具有组建成多行多列的多个第一NVM串，所述NVM阵列的列被配置用于：耦接至多个NVM位线(“BLs”)，所述NVM位线能够操作用于存取NVM页的BL数据；

动态随机存取存储(“DRAM”)阵列，其具有组建成多行多列的多个第二NVM串，所述DRAM阵列的列被配置用于：耦接至所述NVM阵列的所述列的至少一部分，其能够操作用来提供在所述DRAM阵列与所述NVM阵列之间的存取；以及

模式选择电路，其耦接至所述DRAM阵列并且被配置用于：控制在所述DRAM阵列与所述NVM阵列之间的存取。

19.如权利要求18所述的存储设备，进一步包括页缓冲器，其通过切换电路耦接至所述DRAM阵列。

20.如权利要求18所述的存储设备，其中，所述NVM阵列与所述DRAM阵列制造在同一晶片上。

21.如权利要求20所述的存储设备，其中，所述DRAM阵列在半导体布局中与所述NVM阵列具有基本相同的间距。

22.如权利要求18所述的存储设备，其中，所述DRAM阵列是NAND闪存阵列、NOR闪存阵列、相变存储阵列、电可擦除可编程只读存储(“EEPROM”)阵列以及硅-氧化物-氮化物-氧化物-硅(“SONOS”)非易失性存储阵列中的一种。

23.如权利要求17所述的存储设备，其中所述DRAM阵列、所述NVM阵列以及所述切换电路被制造在单个半导体晶片上。