KR20100068469A - 반도체 기억 장치와 그 제어 방법, 전자 기기, 및 제어 장치 - Google Patents

반도체 기억 장치와 그 제어 방법, 전자 기기, 및 제어 장치 Download PDF

Info

Publication number
KR20100068469A
KR20100068469A KR1020107008844A KR20107008844A KR20100068469A KR 20100068469 A KR20100068469 A KR 20100068469A KR 1020107008844 A KR1020107008844 A KR 1020107008844A KR 20107008844 A KR20107008844 A KR 20107008844A KR 20100068469 A KR20100068469 A KR 20100068469A
Authority
KR
South Korea
Prior art keywords
address
block
input
command
unit
Prior art date
Application number
KR1020107008844A
Other languages
English (en)
Inventor
마사히로 이세
오사무 이시바시
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20100068469A publication Critical patent/KR20100068469A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Communication Control (AREA)

Abstract

반도체 기억 장치에 대하여, 데이터 기억부의 액세스 목적지를 나타내는 어드레스와, 어드레스에 대한 처리 내용을 나타내는 커맨드가 입력되면, 정보 유지부로부터, 입력된 어드레스에 대응하는 블록 정보가 출력된다. 반도체 기억 장치는, 출력된 블록 정보와 입력된 커맨드에 기초하여, 어드레스에 대한 커맨드의 실행 가부를 결정한다.

Description

반도체 기억 장치 및 그 제어 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR CONTROLLING THE SAME}
본 발명은, 특정 어드레스에 대한 커맨드의 실행 가부를 결정하는 기능을 갖는 반도체 기억 장치와, 그 제어 방법에 관한 것이다.
정보 처리 장치 등의 전자 기기에 있어서, 최근, 메인 메모리 이외의 비휘발성 반도체 기억 장치로서, NAND형 플래시 메모리나 AND형 플래시 메모리가 이용되도록 되어 있다.
도 1은 종래의 NAND형 플래시 메모리의 구성도이다. 이 NAND형 플래시 메모리는 논리 제어 회로(101), 제어 회로(102), 칼럼 버퍼(103), 칼럼 디코더(104), 로우 디코더(105), 메모리셀 어레이(106), 데이터 레지스터(107), 상태 레지스터(108), 커맨드 레지스터(109), I/O 제어 회로(110), 및 어드레스 레지스터(111)를 구비한다.
I/O 제어 회로(110)에는, I/O 0-7의 8비트의 인터페이스를 통해, 각종 커맨드, 어드레스, 및 기록 데이터가 입력되고, 메모리셀 어레이(106)로부터 판독된 데이터가, I/O 0-7을 통해 I/O 제어 회로(110)로부터 출력된다. 입력된 어드레스는, 어드레스 레지스터(111)를 통해 칼럼 버퍼(103) 및 로우 디코더(105)에 전송되고, 커맨드는 커맨드 레지스터(109)를 통해 제어 회로(102)에 전송된다. 또한 기록 데이터는, 데이터 레지스터(107)에 전송된다.
칼럼 버퍼(103)는 칼럼 어드레스를 유지하고, 칼럼 디코더(104)는 칼럼 어드레스를 디코드하며, 로우 디코더(105)는 로우 어드레스를 디코드한다. 데이터 레지스터(107)는 디코드된 어드레스로부터 판독된 데이터, 및 디코드된 어드레스에 기록되는 데이터를 유지한다.
논리 제어 회로(101)에는, 외부로부터 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 라이트 인에이블 신호(/WE), 리드 인에이블 신호(/RE), 및 라이트 프로텍트 신호(/WP) 등의 제어 신호가 입력된다. 논리 제어 회로(101) 및 제어 회로(102)는 입력된 제어 신호에 기초하여, 플래시 메모리의 판독, 기록, 소거, 베리파이(verify) 등의 각종 동작을 제어한다.
제어 회로(102)는 커맨드 및 제어 신호에 기초하여, 칼럼 디코더(104) 및 로우 디코더(105)의 동작을 제어하고, 메모리셀 어레이(106)의 소거를 제어한다. 또한 제어 회로(102)는, 동작 상태를 나타내는 레디/비지 신호(RD/BY)를 외부에 출력하고, 기록/소거가 정상적으로 종료하였는지의 여부를 나타내는 정보를, 상태 레지스터(108)에 저장한다. 이 정보는 I/O 제어 회로(110)를 통해 외부에 출력된다.
이러한 플래시 메모리에서는, 대용량·저가격을 추구하기 위해, 메모리셀에 불량 비트가 존재하는 블록을 불량 블록(Bad Block)으로서 정의하고, 데이터 유지에는 사용하지 않도록 하는 것이 요구된다. 불량 블록을 정의함으로써, 제품 자체를 불량품으로는 간주하지 않고 출하하는 것이 가능하게 된다.
불량 블록의 식별 방법은 여러 가지이지만, 통상 메이커에서는, 이 블록에 논리 "1" 이외의 데이터를 기록함으로써 불량 블록을 마크하여, 플래시 메모리를 출하하고 있다. 이 때문에, 불량 블록을 검출하기 위해서는, 일단 모든 영역의 데이터 또는 미리 정해진 어드레스의 데이터를 판독해야 한다.
도 2는, 종래의 시험 장치에 의한 불량 블록 생성 처리의 흐름도이다. 시험 장치는, 우선 블록 번호를 0으로 하고(단계 201), 그 블록을 리드 체크하여(단계 202), 체크 결과가 합격인 경우는, 블록 번호가 마지막인지의 여부를 체크한다(단계 203). 마지막이 아니면, 블록 번호에 1을 가산하고(단계 204), 단계 202 이후의 처리를 반복한다.
단계 202에서 체크 결과가 불합격인 경우는, 그 블록에 불량 블록을 나타내는 관리 코드를 기록하고(단계 205), 단계 203 이후의 처리를 반복한다. 그리고, 블록 번호가 마지막에 도달하면, 처리를 종료한다.
이러한 불량 블록 생성 처리에 의하면, 불량 블록에 기록된 관리 코드는 소거할 수 있기 때문에, 사용자가 실수로 이 블록의 데이터를 소거해 버리면, 메이커 출하 시점의 불량 블록을 판별할 수 없게 된다. 이 때문에, 원래는 사용해서는 안되는 블록을 사용하게 되어, 사용하는 동안에 데이터 손상 등이 발생할 위험성이 있다.
하기의 특허문헌 1은 테스트 모드시에 불량 블록에 고전압이 인가되지 않는 회로 구성의 반도체 기억 장치에 관한 것이며, 특허문헌 2는 플래시 메모리에 기억되어 있는 초기 불량 정보를 파괴하지 않고 메모리 카드를 검사하는 방법에 관한 것이다. 특허문헌 3은 비휘발성 반도체 메모리의 테스트 시간을 단축하는 방법에 관한 것이다.
특허문헌 1: 일본 특허 공개 평8-106796호 공보 특허문헌 2: 일본 특허 공개 평7-306922호 공보 특허문헌 3: 일본 특허 공개 제2001-273798호 공보
본 발명의 과제는, 플래시 메모리와 같은 반도체 기억 장치에 있어서, 불량 블록과 같은 특정 영역의 데이터를 사용자에 의한 오조작으로부터 보호하는 것이다.
본 발명의 반도체 기억 장치는 기억부, 어드레스 입력부, 커맨드 입력부, 정보 유지부, 및 결정부를 구비한다. 기억부는 데이터를 유지한다. 어드레스 입력부에는 기억부의 액세스 목적지를 나타내는 어드레스가 입력되고, 커맨드 입력부에는 어드레스에 대한 처리 내용을 나타내는 커맨드가 입력된다. 정보 유지부는, 각 어드레스에 대한 블록 정보를 유지하고, 입력된 어드레스에 대응하는 블록 정보를 출력한다. 결정부는 어드레스에 대한 정보 유지부로부터의 출력 결과와 커맨드에 기초하여, 어드레스에 대한 커맨드의 실행 가부를 결정한다.
기억부의 데이터 조작을 위한 커맨드가 입력되면, 액세스 목적지의 어드레스에 대한 블록 정보가 정보 유지부로부터 출력되어, 블록 정보와 커맨드에 기초하여 그 커맨드의 실행 가부가 결정된다.
예컨대, 불량 블록이 생성되었을 때에, 이 블록을 보호하는 블록 정보가 정보 유지부에 설정된다. 이것에 의해, 실수로 소거 커맨드가 실행된 경우라도, 보호되어 있는 불량 블록의 데이터는 소거되지 않고, 재차 불량 블록을 판별하여 관리 코드를 기록할 필요도 없어진다.
기억부는, 예컨대 후술하는 도 3의 메모리셀 어레이(306)에 대응하고, 어드레스 입력부 및 커맨드 입력부는, 예컨대 I/O 제어 회로(310)에 대응한다. 정보 유지부는, 예컨대 블록 정보 레지스터(314)에 대응하고, 결정부는 예컨대, AND 회로(312)에 대응한다.
도 1은 종래의 NAND형 플래시 메모리의 구성도이다.
도 2는 종래의 불량 블록 생성 처리의 흐름도이다.
도 3은 본 발명의 NAND형 플래시 메모리의 구성도이다.
도 4는 메모리셀 어레이의 구성도이다.
도 5는 판독 동작의 시퀀스를 도시하는 도면이다.
도 6은 기록 동작의 시퀀스를 도시하는 도면이다.
도 7은 소거 동작의 시퀀스를 도시한 도면이다.
도 8은 본 발명의 불량 블록 생성 처리의 흐름도이다.
도 9는 제1 소거 커맨드 실행시의 동작을 도시하는 도면이다.
도 10은 제1 블록 정보를 도시하는 도면이다.
도 11은 제2 소거 커맨드 실행시의 동작을 도시하는 도면이다.
도 12는 제2 블록 정보를 도시하는 도면이다.
도 13은 일괄 소거 커맨드 실행시의 동작 흐름도이다.
도 14는 제1 판독 동작을 도시하는 도면이다.
도 15는 제2 판독 동작을 도시하는 도면이다.
도 16은 제3 소거 커맨드 실행시의 동작을 도시하는 도면이다.
도 17은 제3 블록 정보를 도시하는 도면이다.
도 18은 정보 처리 장치의 구성도이다.
이하, 도면을 참조하면서, 본 발명을 실시하기 위한 최선의 형태를 상세히 설명한다.
본 실시형태의 비휘발성 반도체 기억 장치에는, 메모리셀 어레이에 불량 블록이 존재하는지의 여부를 나타내는 블록 정보를 유지하는 정보 레지스터가 설치된다. 이것에 의해, 불량 블록에 대한 PROGRAM 커맨드나 ERASE 커맨드가 발행되어도, 이 블록에 대한 커맨드의 실행을 적절하게 금지한다.
도 3은, 이러한 보호 기능을 갖는 NAND형 플래시 메모리의 구성예를 도시하고 있다. 이 NAND형 플래시 메모리는 논리 제어 회로(301), 제어 회로(302), 칼럼 버퍼(303), 칼럼 디코더(304), 로우 디코더(305), 메모리셀 어레이(306), 데이터 레지스터(307), 상태 레지스터(308), 커맨드 레지스터(309), I/O 제어 회로(310), 어드레스 레지스터(311), AND 회로(312), 어드레스 디코더(313), 및 블록 정보 레지스터(314)를 구비한다. 이 중, 구성 요소(301~311)의 기본적인 기능은 도 1의 구성 요소(101~111)와 같다.
블록 정보 레지스터(314)는, 메모리셀 어레이(306) 각각의 블록이 불량 블록인지의 여부를 나타내는 블록 정보를 유지한다. 어드레스 디코더(313)는, 어드레스 레지스터(311)에 유지된 어드레스를 디코드하여 블록 정보 레지스터(314)에 출력하고, 블록 정보 레지스터(314)는, 디코드된 어드레스에 대응하는 블록 정보를 출력한다. AND 회로(312)는, 그 블록 정보와 제어 회로(302)로부터 출력된 소거 신호의 논리곱을 메모리셀 어레이(306)에 출력함으로써, 불량 블록 이외의 블록 데이터를 소거한다.
제어 회로(302)는, 입력된 커맨드에 기초하여, 블록 정보 레지스터(314)에 블록 정보를 기록하는 제어와, 블록 정보 레지스터(314)로부터 블록 정보를 판독하는 제어를 한다. 판독된 블록 정보는 I/O 제어 회로(310)를 통해 외부에 출력된다.
도 4는, 2G 비트의 용량을 갖는 메모리셀 어레이의 구성예를 도시하고 있다.
이 메모리셀 어레이는, 2048개의 블록으로 구성되고, 각 블록은 64 페이지로 분할되어 있다. 1 페이지는 2048 바이트의 메인 영역(401)과 64 바이트의 스페어 영역(402)으로 이루어지고, 2112 바이트의 용량을 갖는다. 불량 블록을 나타내는 관리 코드는 스페어 영역(402)에 기록된다.
도 5는, 도 3의 플래시 메모리에서의 페이지 단위의 판독 동작의 시퀀스를 도시하고 있다. 우선, I/O 제어 회로(310)에 제1 커맨드 00h가 입력되고, 계속해서, 판독 어드레스가 입력된다. 다음에, 제2 커맨드 30h가 입력되면, 판독 동작이 시작되고, I/O 제어 회로(310)로부터 데이터가 출력된다.
도 6은, 도 3의 플래시 메모리에서의 페이지 단위의 기록(PROGRAM) 동작의 시퀀스를 도시하고 있다. 우선, I/O 제어 회로(310)에 제1 커맨드 80h가 입력되고, 계속해서, 기록 어드레스와 기록 데이터가 입력된다. 다음에, 제2 커맨드 10h가 입력되면, 기록 동작이 시작된다.
도 7은, 도 3의 플래시 메모리에서의 블록 단위의 소거 동작의 시퀀스를 도시하고 있다. 우선, I/O 제어 회로(310)에 제1 커맨드 60h가 입력되고, 계속해서 블록 어드레스가 입력된다. 다음에, 제2 커맨드 D0h가 입력되면, 소거 동작이 시작된다.
도 8은, 도 3의 플래시 메모리에 대한 불량 블록 생성 처리의 흐름도이다. 단계 801~805의 처리는, 도 2의 단계 201~205의 처리와 같다. 단계 805에서 불량 블록에 관리 코드가 기록되면, 시험 장치는, 다음에 블록 정보 레지스터(314)에, 불량 블록의 위치를 나타내는 블록 정보를 기록한다(단계 205). 그리고, 단계 803 이후의 처리를 반복한다. 이러한 불량 블록 생성 처리에 의하면, 각각의 불량 블록의 위치를 나타내는 블록 정보가 블록 정보 레지스터(314)에 설정된다.
이와 같이, 불량 블록이 생성되었을 때에 이 블록을 보호하는 블록 정보를 설정함으로써, 실수로 소거를 실행하여도, 보호되어 있는 불량 블록의 데이터는 소거되지 않는다. 따라서, 재차 불량 블록을 판별하여 관리 코드를 기록할 필요가 없어진다.
다음에, 도 9 내지 도 12까지를 참조하면서, 블록 정보를 이용한 보호 기능의 구체예에 대해서 설명한다.
도 9는, 도 3의 플래시 메모리에서의 소거 커맨드 실행시의 동작을 도시하고 있다. 블록 정보 레지스터(314)는, 도 10에 도시하는 바와 같이, 각 블록 번호에 대응하는 블록 정보를 유지한다. 이 예에서는, 블록 정보가 논리 "1"일 때, 대응하는 블록이 정상 블록(Good Block)인 것을 나타내고, 블록 정보가 논리 "0"일 때, 대응하는 블록이 불량 블록인 것을 나타낸다.
플래시 메모리에 소거 대상의 블록 어드레스(901)와 소거 커맨드가 입력되면, 제어 회로(302)는 논리 "1"의 소거 신호(902)를 AND 회로(312)에 출력한다. 어드레스 디코더(313)는, 블록 어드레스(901)를 디코드하여, 디코드 결과를 블록 정보 레지스터(314)에 출력한다.
블록 정보 레지스터(314)는, 어드레스 디코더(313)의 출력이 나타내는 블록 번호에 대응하는 블록 정보를 출력한다. AND 회로(312)는, 그 블록 정보와 소거 신호(902)의 논리곱을, 소거 제어 신호로서 메모리셀 어레이(306)에 출력한다. 소거 제어 신호가 논리 "1"일 때, 블록 어드레스(901)의 데이터가 소거되고, 소거 제어 신호가 논리 "0"일 때는, 블록 어드레스(901)의 데이터는 소거되지 않는다.
예컨대, 블록 2의 블록 정보는 "0"이기 때문에, 블록 2에 대한 소거 커맨드가 발행되었을 때, 소거 제어 신호는 "0"이 된다. 따라서, 불량 블록 2의 데이터는 소거되지 않고 보호된다.
도 11은 블록 정보를 이용한 보호 기능의 다른 구성예를 도시하고 있다. 이 경우, 도 3의 어드레스 디코더(313)는 설치되지 않고, 입력된 블록 어드레스(901)는, 직접 블록 정보 레지스터(314)에 전송된다.
또한, 블록 정보 레지스터(314)는, 2^n개의 블록 어드레스를 유지할 수 있는 n 비트의 레지스터를 포함한다. 예컨대 n=11의 경우, 도 12에 도시하는 바와 같이, 블록 정보 레지스터(314)는, 1 비트의 플래그와 11 비트의 블록 어드레스를 유지한다. 이 예에서는 플래그가 논리 "0"일 때, 대응하는 블록 어드레스가 불량 블록의 어드레스인 것을 나타낸다. 플래그가 논리 "1"일 때, 대응하는 블록 어드레스로서는 초기값이 저장된다.
블록 정보 레지스터(314)는, 블록 어드레스(901)와 일치하는 블록 어드레스를 검출하면, 그 블록 어드레스에 대응하는 플래그의 값을, 블록 정보로서 출력한다. 또한, 블록 어드레스(901)와 일치하는 블록 어드레스를 검출하지 않으면, 블록 정보로서 "1"을 출력한다. AND 회로(312)는, 그 블록 정보와 소거 신호(902)의 논리곱을, 소거 제어 신호로서 메모리셀 어레이(306)에 출력한다.
예컨대 블록 2의 블록 어드레스는 "00000000010"이기 때문에, 블록 2에 대한 소거 커맨드가 발행되었을 때, 플래그 "0"이 블록 정보 레지스터(314)로부터 출력된다. 따라서, 소거 제어 신호는 "0"이 되고, 불량 블록 2의 데이터는 소거되지 않는다.
또한, 도 12의 플래그는 반드시 필수적인 정보가 아니고, 블록 정보 레지스터(314)에는, 불량 블록의 블록 어드레스만을 유지하도록 하여도 좋다. 이 경우, 블록 정보 레지스터(314)는, 블록 어드레스(901)와 일치하는 블록 어드레스를 검출하면, 블록 정보로서 "0"을 출력하고, 블록 어드레스(901)와 일치하는 블록 어드레스를 검출하지 않으면, 블록 정보로서 "1"을 출력한다.
도 13은, 칩 이레이즈와 같은 일괄 소거 커맨드가 입력되었을 때의 소거 동작의 흐름도이다. 우선, 제어 회로(302)는 블록 번호를 0으로 하여, 소거 신호를 AND 회로(312)에 출력한다(단계 1301). 이것에 의해, 블록 0을 대상으로 하는 소거 제어가 행해지고, AND 회로(312)는 입력되는 블록 정보의 값에 따른 소거 제어 신호를 출력한다(단계 1302).
블록 정보가 "1"이면, 소거 제어 신호 "1"이 출력되고, 대상 블록의 데이터가 소거된다(단계 1303). 한편, 블록 정보가 "0"이면, 소거 제어 신호 "0"이 출력되며, 대상 블록의 데이터는 소거되지 않는다.
다음에, 제어 회로(302)는 블록 번호가 마지막인지의 여부를 체크한다(단계 1304). 마지막이 아니면, 블록 번호에 1을 가산하고(단계 1305), 단계 1302 이후의 처리를 반복한다. 그리고, 블록 번호가 마지막에 도달하면 동작을 종료한다.
이와 같이, 일괄 소거 커맨드가 입력되었을 때라도, 블록 정보에 의해 불량 블록의 데이터가 보호되고, 그 이외의 블록 데이터는 한번에 소거할 수 있게 된다. 따라서, 메모리셀 어레이(306)의 영역을 효율적으로 사용할 수 있다.
도 14는, 도 10에 도시한 블록 정보를 판독하는 동작을 도시하고 있다. 플래시 메모리에 블록 정보 판독 커맨드가 입력되면, 제어 회로(302)는 블록 정보 판독 신호를 블록 정보 레지스터(314)에 출력한다. 블록 정보 레지스터(314)는, 모든 블록 번호 0~5에 대응하는 블록 정보를, I/O 제어 회로(310)에 출력한다. 그리고 I/O 제어 회로(310)는 블록 번호 0~5의 블록 정보를 I/O 0-5에 할당하고, 커맨드 발행원에 출력한다.
도 15는, 도 12에 도시한 블록 정보를 판독하는 동작을 도시하고 있다. 플래시 메모리에 블록 정보 판독 커맨드가 입력되면, 제어 회로(302)는 블록 정보 판독 신호를 블록 정보 레지스터(314)에 출력한다. 블록 정보 레지스터(314)는, 플래그 "0"에 대응하는 불량 블록의 블록 어드레스를, I/O 제어 회로(310)에 출력한다. 그리고, I/O 제어 회로(310)는, 그 블록 어드레스를 I/O 0-7을 통해 커맨드 발행원에 출력한다.
커맨드 발행원은, 판독된 블록 정보를 확인함으로써, 소거 대상이 된 블록이 보호되어 있는 것을 확인할 수 있다.
이상 설명한 실시형태에서는, 블록 정보를 이용하여 불량 블록을 보호하고 있지만, 같은 구성에 의해 불량 블록 이외의 블록 데이터를 보호할 수도 있다. 예컨대 도 10에 도시한 블록 정보를, 각 블록마다 복수의 비트로 구성함으로써, 보호 대상의 블록의 종류를 추가할 수 있다.
도 16은, 이러한 블록 정보를 이용한 보호 기능의 다른 구성예를 도시하고 있다. 이 경우, 도 3의 어드레스 디코더(313) 대신에 어드레스 디코더(1601 및 1602)가 설치되고, 블록 정보 레지스터(314)와 AND 회로(312) 사이에 AND 회로(1603)가 설치된다.
블록 정보 레지스터(314)는, 도 17에 도시하는 바와 같이, 각 블록 번호에 대응하는 블록 정보(1701 및 1702)를 유지한다. 이 중, 블록 정보(1701)는, 도 10에 도시한 블록 정보에 대응한다. 또한, 블록 정보(1702)가 논리 "1"일 때, 대응하는 블록이 액세스 허가 블록인 것을 나타내고, 블록 정보(1702)가 논리 "0"일 때, 대응하는 블록이 액세스 금지 블록인 것을 나타낸다.
플래시 메모리에 소거 대상의 블록 어드레스(901)와 소거 커맨드가 입력되면, 제어 회로(302)는 논리 "1"의 소거 신호(902)를 AND 회로(312)에 출력한다. 어드레스 디코더(1601 및 1602)는, 블록 어드레스(901)를 각각 디코드하여, 동일한 디코드 결과를 블록 정보 레지스터(314)에 출력한다.
블록 정보 레지스터(314)는 어드레스 디코더(1601)의 출력이 나타내는 블록 번호에 대응하는 블록 정보(1701)와, 어드레스 디코더(1602)의 출력이 나타내는 블록 번호에 대응하는 블록 정보(1702)를 출력한다. AND 회로(1603)는 블록 정보 레지스터(314)로부터 출력되는 2 종류의 블록 정보의 논리곱을, AND 회로(312)에 출력한다. AND 회로(312)는, AND 회로(1603)의 출력과 소거 신호(902)의 논리곱을, 소거 제어 신호로서 메모리셀 어레이(306)에 출력한다.
이러한 구성에 의하면, 블록 정보(1701 및 1702) 중 어느 하나가 "0"이면, 그 블록의 데이터는 소거되지 않고, 양쪽이 "1"인 경우만 데이터가 소거된다. 예컨대 블록 4의 블록 정보(1702)는 "0"이기 때문에, 블록 4에 대한 소거 커맨드가 발행되었을 때, 소거 제어 신호는 "0"이 된다. 따라서, 액세스 금지 블록 4의 데이터는, 소거되지 않고 보호된다.
불량 블록과 액세스 금지 블록을 상이한 블록 정보로 표시함으로써, 블록 정보 판독 커맨드에 의해 판독했을 때에, 액세스 불가의 요인을 용이하게 판별할 수 있게 된다.
또한, 도 12의 형식의 블록 정보를 이용한 경우도, 불량 블록을 나타내는 플래그와 액세스 금지 블록을 나타내는 플래그의 2 종류의 플래그를 설치함으로써, 도 16과 같이 제어할 수 있다.
그런데, 도 9, 도 11, 및 도 16에서는 소거 커맨드가 입력된 경우의 동작이 도시되어 있지만, 기록 커맨드가 입력된 경우도, 마찬가지로 하여 불량 블록 및 액세스 금지 블록의 데이터가 보호된다. 이 경우, 소거 제어 신호 대신에 기록 제어 신호가 메모리셀 어레이(306)에 출력되고, 입력된 기록 어드레스에 기록 데이터가 기록된다. 단, 기록 목적지가 불량 블록 또는 액세스 금지 블록이면, 기록 동작은 행해지지 않는다.
도 18은, 블록 정보 레지스터를 갖는 반도체 기억 장치를 구비한 정보 처리 장치의 구성예를 도시하고 있다. 이 정보 처리 장치는 CPU(중앙 처리 장치)(1801), 표시 장치(1802), 칩 세트(1803, 1807), 메인 메모리(1804), USB(Universal Serial Bus) 인터페이스(1805), PCI(Peripheral Components Interconnect) 인터페이스(1806), 및 반도체 기억 장치(1808)를 구비한다.
CPU(1801)는, 반도체 기억 장치(1808)를 외부 기억 장치로서 이용하고, 반도체 기억 장치(1808)로부터 메인 메모리(1804)에 데이터를 판독하여, 정보를 처리한다. 처리 결과는, 표시 장치(1802)의 화면에 표시되고, 반도체 기억 장치(1808)에 저장된다. CPU(1801)는, 전술한 블록 정보 판독 커맨드에 의해, 반도체 기억 장치(1808)로부터 블록 정보를 정기적으로 취득하여, 반도체 기억 장치(1808)에 대한 커맨드의 발행을 제어할 수 있다.
또한, 본 발명의 반도체 기억 장치는 정보 처리 장치, 휴대 전화기, 게임기, 가전제품, 메모리 카드 등을 포함하는 전자 기기에 폭넓게 사용된다.

Claims (19)

  1. 데이터를 유지하는 기억부와,
    상기 기억부의 액세스 목적지를 나타내는 어드레스가 입력되는 어드레스 입력부와,
    상기 어드레스에 대한 처리 내용을 나타내는 커맨드가 입력되는 커맨드 입력부와,
    각 어드레스에 대한 블록 정보를 유지하고, 입력된 상기 어드레스에 대응하는 블록 정보를 출력하는 정보 유지부와,
    상기 어드레스에 대한 상기 정보 유지부로부터의 출력 결과와 상기 커맨드에 기초하여 상기 어드레스에 대한 커맨드의 실행 가부를 결정하는 결정부
    를 포함한 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 정보 유지부는, 불량 블록의 어드레스를 유지하고, 상기 어드레스 입력부로부터 입력된 어드레스가 불량 블록의 어드레스인지의 여부를 나타내는 상기 블록 정보를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 정보 유지부는, 상기 어드레스 입력부로부터 입력된 어드레스와 일치하는 어드레스를 검출하면, 상기 어드레스에 대응되는 상기 블록 정보를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 정보 유지부는, 각 어드레스에 대한 액세스 금지 블록 정보를 더 유지하고, 상기 어드레스 입력부로부터 입력된 어드레스가 액세스 금지 블록의 어드레스인지의 여부를 나타내는 상기 액세스 금지 블록 정보를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 정보 유지부에 유지되는 블록 정보를 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 결정부는, 상기 커맨드 입력부로부터 일괄 소거 커맨드가 입력되면, 상기 정보 유지부로부터의 출력 결과와 상기 어드레스에 대한 상기 커맨드에 기초하여 상기 어드레스에 대한 커맨드의 실행 가부를 결정하는 것을 특징으로 하는 반도체 기억 장치.
  7. 데이터를 유지하는 기억부와,
    상기 기억부의 액세스 목적지를 나타내는 어드레스가 입력되는 어드레스 입력부와,
    상기 어드레스에 대한 처리 내용을 나타내는 커맨드가 입력되는 커맨드 입력부와,
    각 어드레스에 대한 블록 정보를 유지하고, 입력된 상기 어드레스에 대응하는 블록 정보를 출력하는 정보 유지부와,
    상기 어드레스에 대한 상기 정보 유지부로부터의 출력 결과와 상기 커맨드에 기초하여 상기 어드레스에 대한 커맨드의 실행 가부를 결정하는 결정부
    를 포함한 것을 특징으로 하는 전자 기기.
  8. 제7항에 있어서,
    상기 정보 유지부는, 불량 블록의 어드레스를 유지하고, 상기 어드레스 입력부로부터 입력된 어드레스가 불량 블록의 어드레스인지의 여부를 나타내는 상기 블록 정보를 출력하는 것을 특징으로 하는 전자 기기.
  9. 제7항에 있어서,
    상기 정보 유지부는, 상기 어드레스 입력부로부터 입력된 어드레스와 일치하는 어드레스를 검출하면, 상기 어드레스에 대응되는 상기 블록 정보를 출력하는 것을 특징으로 하는 전자 기기.
  10. 제7항 내지 제9 중 어느 한 항에 있어서,
    상기 정보 유지부는, 각 어드레스에 대한 액세스 금지 블록 정보를 더 유지하고, 상기 어드레스 입력부로부터 입력된 어드레스가 액세스 금지 블록의 어드레스인지의 여부를 나타내는 상기 액세스 금지 블록 정보를 출력하는 것을 특징으로 하는 전자 기기.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 정보 유지부에 유지되는 블록 정보를 출력하는 출력부를 포함하는 것을 특징으로 하는 전자 기기.
  12. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 결정부는, 상기 커맨드 입력부로부터 일괄 소거 커맨드가 입력되면, 상기 정보 유지부로부터의 출력 결과와 상기 어드레스에 대한 상기 커맨드에 기초하여 상기 어드레스에 대한 커맨드의 실행 가부를 결정하는 것을 특징으로 하는 전자 기기.
  13. 데이터의 액세스 목적지를 나타내는 어드레스가 입력되는 어드레스 입력부와,
    상기 어드레스에 대한 처리 내용을 나타내는 커맨드가 입력되는 커맨드 입력부와,
    각 어드레스에 대한 블록 정보를 유지하고, 입력된 상기 어드레스에 대응하는 블록 정보를 출력하는 정보 유지부와,
    상기 어드레스에 대한 상기 정보 유지부로부터의 출력 결과와 상기 커맨드에 기초하여 상기 어드레스에 대한 커맨드의 실행 가부를 결정하는 결정부
    를 포함한 것을 특징으로 하는 제어 장치.
  14. 제13항에 있어서,
    상기 정보 유지부는, 불량 블록의 어드레스를 유지하고, 상기 어드레스 입력부로부터 입력된 어드레스가 불량 블록의 어드레스인지의 여부를 나타내는 상기 블록 정보를 출력하는 것을 특징으로 하는 제어 장치.
  15. 제13항에 있어서,
    상기 정보 유지부는, 상기 어드레스 입력부로부터 입력된 어드레스와 일치하는 어드레스를 검출하면, 상기 어드레스에 대응되는 상기 블록 정보를 출력하는 것을 특징으로 하는 제어 장치.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 정보 유지부는, 각 어드레스에 대한 액세스 금지 블록 정보를 더 유지하고, 상기 어드레스 입력부로부터 입력된 어드레스가 액세스 금지 블록의 어드레스인지의 여부를 나타내는 상기 액세스 금지 블록 정보를 출력하는 것을 특징으로 하는 제어 장치.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서,
    상기 정보 유지부에 유지되는 블록 정보를 출력하는 출력부를 포함하는 것을 특징으로 하는 제어 장치.
  18. 제13항 내지 제16항 중 어느 한 항에 있어서,
    상기 결정부는, 상기 커맨드 입력부로부터 일괄 소거 커맨드가 입력되면, 상기 정보 유지부로부터의 출력 결과와 상기 어드레스에 대한 상기 커맨드에 기초하여 상기 어드레스에 대한 커맨드의 실행 가부를 결정하는 것을 특징으로 하는 제어 장치.
  19. 반도체 기억 장치에 유지된 데이터의 액세스 목적지를 나타내는 어드레스와, 상기 어드레스에 대한 처리 내용을 나타내는 커맨드를 입력하고,
    각 어드레스에 대한 블록 정보를 유지하는 정보 유지부로부터, 입력된 상기 어드레스에 대응하는 블록 정보를 출력하며,
    상기 어드레스에 대한 상기 정보 유지부로부터의 출력 결과와 상기 커맨드에 기초하여 상기 어드레스에 대한 커맨드의 실행 가부를 결정하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
KR1020107008844A 2007-11-05 2007-11-05 반도체 기억 장치와 그 제어 방법, 전자 기기, 및 제어 장치 KR20100068469A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2007/001208 WO2009060495A1 (ja) 2007-11-05 2007-11-05 半導体記憶装置およびその制御方法

Publications (1)

Publication Number Publication Date
KR20100068469A true KR20100068469A (ko) 2010-06-23

Family

ID=40625410

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107008844A KR20100068469A (ko) 2007-11-05 2007-11-05 반도체 기억 장치와 그 제어 방법, 전자 기기, 및 제어 장치

Country Status (5)

Country Link
US (1) US8924671B2 (ko)
JP (1) JP4985781B2 (ko)
KR (1) KR20100068469A (ko)
CN (1) CN101836261A (ko)
WO (1) WO2009060495A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015176627A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置
US12019880B2 (en) * 2021-09-29 2024-06-25 Qualcomm Incorporated Flash memory data protection using bad block markers and a flashing tool

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6359618A (ja) * 1986-07-31 1988-03-15 Pfu Ltd コピー方法
EP0675502B1 (en) * 1989-04-13 2005-05-25 SanDisk Corporation Multiple sector erase flash EEPROM system
JP3112018B2 (ja) * 1989-09-20 2000-11-27 株式会社日立製作所 冗長メモリを有する半導体記憶装置
JPH071654B2 (ja) 1989-09-26 1995-01-11 日本碍子株式会社 耐雷ホーン碍子装置
JPH04351800A (ja) * 1991-05-29 1992-12-07 Mitsubishi Electric Corp 誤り自己訂正機能付き半導体記憶装置
JPH054697A (ja) 1991-06-20 1993-01-14 Tokico Ltd 給油装置
JP3154892B2 (ja) * 1994-05-10 2001-04-09 株式会社東芝 Ｉｃメモリカードおよびそのｉｃメモリカードの検査方法
JP3263259B2 (ja) * 1994-10-04 2002-03-04 株式会社東芝 半導体記憶装置
WO1997000518A1 (fr) 1995-06-14 1997-01-03 Hitachi, Ltd. Memoire a semiconducteurs, unite de memoire et carte de memoire
JP3849241B2 (ja) * 1997-08-11 2006-11-22 ソニー株式会社 記憶装置
JPH11345174A (ja) * 1998-03-09 1999-12-14 Mitsubishi Electric Corp 半導体ディスク装置及びその論理／物理アドレス変換テ―ブル作成方法
JP4413306B2 (ja) 1999-03-23 2010-02-10 株式会社東芝 半導体記憶装置
JP3893005B2 (ja) 2000-01-06 2007-03-14 富士通株式会社 不揮発性半導体記憶装置
JP4387547B2 (ja) 2000-03-27 2009-12-16 株式会社東芝 不揮発性半導体メモリ
US6772274B1 (en) * 2000-09-13 2004-08-03 Lexar Media, Inc. Flash memory system and method implementing LBA to PBA correlation within flash memory array
JP4294894B2 (ja) * 2001-09-13 2009-07-15 株式会社ルネサステクノロジ メモリカード
JP2003316649A (ja) * 2002-04-26 2003-11-07 Mitsubishi Electric Corp マイクロプロセッサ
CN1689116A (zh) * 2003-02-28 2005-10-26 富士通株式会社 闪存以及存储器控制方法
KR100781976B1 (ko) 2006-11-02 2007-12-06 삼성전자주식회사 플래시 메모리를 구비하는 반도체 메모리 장치에서의 블록상태 정보 제공방법
US7675776B2 (en) * 2007-12-21 2010-03-09 Spansion, Llc Bit map control of erase block defect list in a memory

Also Published As

Publication number Publication date
WO2009060495A1 (ja) 2009-05-14
US8924671B2 (en) 2014-12-30
JPWO2009060495A1 (ja) 2011-03-17
US20100205394A1 (en) 2010-08-12
CN101836261A (zh) 2010-09-15
JP4985781B2 (ja) 2012-07-25

Similar Documents

Publication Publication Date Title
US6751122B2 (en) Nonvolatile semiconductor memory device
US6608784B2 (en) Non-volatile semiconductor memory device
US7743303B2 (en) Defective memory block remapping method and system, and memory device and processor-based system using same
US8000153B2 (en) Enhanced erase for flash storage device
TWI623940B (zh) 記憶體系統
US8417902B2 (en) One-time-programmable memory emulation
US10191533B2 (en) Method of enabling sleep mode, memory control circuit unit and storage apparatus
EP3057100B1 (en) Memory device and operating method of same
CN100412893C (zh) 存储卡
JP4985781B2 (ja) 半導体記憶装置およびその制御方法
US20070088905A1 (en) System and method for purging a flash storage device
US20070101049A1 (en) Redundant purge for flash storage device
US8312205B2 (en) Method for identifying a page of a block of flash memory, and associated memory device
JP4236539B2 (ja) 不揮発性メモリ装置
TWI374451B (ko)
US20070101048A1 (en) Verified purge for flash storage device
KR20110001581A (ko) 불휘발성 메모리 장치의 카피백 동작 방법
KR100801179B1 (ko) 불량 플래시 메모리를 재활용할 수 있는 플래시 메모리장치
KR20100054483A (ko) 불휘발성 메모리 장치
JP2008171565A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20100422

Patent event code: PA01051R01D

Comment text: International Patent Application

A201 Request for examination
AMND Amendment
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20100423

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20110602

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20120310

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20110602

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20120611

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20120310

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20131023

Appeal identifier: 2012101005591

Request date: 20120611

AMND Amendment
PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20120711

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20120611

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20110825

Patent event code: PB09011R02I

Comment text: Amendment to Specification, etc.

Patent event date: 20100423

Patent event code: PB09011R02I

B601 Maintenance of original decision after re-examination before a trial
PB0601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20120611

Effective date: 20131023

PJ1301 Trial decision

Patent event code: PJ13011S01D

Patent event date: 20131023

Comment text: Trial Decision on Objection to Decision on Refusal

Appeal kind category: Appeal against decision to decline refusal

Request date: 20120611

Decision date: 20131023

Appeal identifier: 2012101005591