KR0139031B1 - 단일 워드 라인 구동 신호를 요구하는 워드 라인 구동기를 갖는 반도체 메모리 디바이스 - Google Patents

단일 워드 라인 구동 신호를 요구하는 워드 라인 구동기를 갖는 반도체 메모리 디바이스

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KR0139031B1
KR0139031B1 KR1019940028721A KR19940028721A KR0139031B1 KR 0139031 B1 KR0139031 B1 KR 0139031B1 KR 1019940028721 A KR1019940028721 A KR 1019940028721A KR 19940028721 A KR19940028721 A KR 19940028721A KR 0139031 B1 KR0139031 B1 KR 0139031B1
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가네꼬 히사시
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Abstract

반도체 메모리 디바이스는 적어도 하나 이상의 워드 라인, 워드 라인에 결합된 적어도 하나의 메모리 셀, 활성 레벨 및 비활성 레벨중의 하나가 되는 워드 라인 구동 신호를 발생하는 어드레스 정보에 응답하는 디코더 회로, 리셋 모드에서 활성 레벨 및 선택 모드에서 비활성 레벨이 되는 리셋 신호를 발생하는 신호 발생기, 및 상기 워드 라인 구동 신호와 리셋 신호를 수신하기 위해 상기 워드 라인에 결합되는 워드 라인 구동기를 포함한다. 워드 라인 구동기는 워드 라인 구동 신호와 리셋 신호가 비활성 레벨에 있을 때 비 선택 레벨로 워드 라인을 구동하도록 리셋 신호의 활성 레벨에 응답하고 비 선택 레벨로 워드 라인을 유지하는 제1 구동 회로를 포함한다. 제2 구동 회로는 워드 라인 구동 신호의 활성 레벨과 선택 레벨로 워드 라인을 구동하기 위한 리셋 신호의 비활성 레벨에 응답한다.

Description

단일 워드 라인 구동 신호를 요구하는 워드 라인 구동기를 갖는 반도체 메모리 디바이스
제1도는 종래의 반도체 메모리 디바이스의 한 부분을 도시한 블럭도.
제2도는 제1도에 도시된 워드 라인 구동 회로를 도시한 블럭도.
제3도는 종래의 반도체 메모리 디바이스의 동작을 설명하기 위한 개략적인 블럭도.
제4a도 내지 제4f도는 종래의 반도체 메모리 디바이스의 동작을 설명하기 위한 타이밍도.
제5도는 본 발명의 실시예에 따른 반도체 메모리 디바이스의 한 부분을 도시한 블럭도.
제6도는 제5도에 도시된 워드 라인 구동 회로를 도시한 블럭도.
제7도는 본 발명의 실시예에 따른 반도체 메모리 디바이스의 동작을 설명하기 위한 개략적인 블럭도.
제8a도 내지 제8f도는 본 발명의 실시예에 따른 반도체 메모리 디바이스의 동작을 설명하기 위한 타이밍도.
제9도는 본 발명의 다른 실시예에 따른 반도체 메모리 디바이스의 한 부분을 도시한 블럭도.
제10도는 본 발명의 또 다른 실시예에 따른 반도체 메모리 디바이스의 한 부분을 도시한 블럭도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 11, 51 : 행 디코더5, 52 : 워드 라인 구동 회로
5 : 리셋 회로6, 56 : 감지 증폭기
7 : 구동 전류 공급 회로8, 18 : 프리차지 회로
본 발명은 반도체 메모리 디바이스에 관한 것으로, 더 상세하게는 배선 패턴이 간단히 될 수 있고 워드 라인이 부동되지 않도록 선정된 전위 레벨에서 유지되는 반도체 메모리 디바이스에 관한 것이다.
집적도는 진보된 우수한 프로세싱 기술과 함께 반도체 메모리 디바이스에서 주목할 만하게 증가되고 있다. 특히, 메모리 셀의 구조가 매우 간단한 다이나믹 RAM(DRAM)에서, 집적도의 증가는 주목할 만하다. 16 메가 비트 DRAM은 현재 대량 생산되고 64 메가 비트 DRAM은 이제 시제품으로서 진행중이다.
64 메가 비트 DRAM에서 각각의 워드 라인이 메모리 셀이 고속으로 억세스될 수 있도록 복수의 부분으로 분할되고 구동기가 몇개의 분할된 부분에 제공되는 반도체 메모리 디바이스의 분할 디코딩형을 한 예로서 제안한다.제1도는 반도체 메모리 디바이스의 이러한 분할 디코딩형을 도시한 블럭도이다.
메모리 셀(MCmn, m과 n은 정수이고 0 이상이다)은 복수의 블럭으로 분할되고 한 블럭의 부분이 제1도에 도시되었다. 즉, 한 부블럭내에 메모리 셀들(MC00, MC10, MC20 및 MC30)이 있다. 복수의 워드 라인 구동 회로(52a, 52b, …, 53a, 53b, …, 54a, 54b, …)는 매트릭스 방식으로 블럭내에 드문드문 제공된다. 행 방향에서 워드 라인 구동 회로의 세트는 한 세트에서 워드 라인 구동 회로에 신호의 세트가 통상적으로 공급되도록 워드 라인 구동 신호(WLP0, WLP1, WLP2, …)의 세트와 워드 라인 리셋 신호(WLP0', WLP1', WLP2', …)에 각각 접속된다. 행 디코더(51)은 비트 라인 프리차지 신호(도시되지 않음)를 발생하는 회로(58)로부터 워드 라인 프리차지 신호(ψP)에 응답하여 워드 라인 구동 신호와 워드 라인 리셋 신호를 발생하기 위해 외부 어드레스중의 행 어드레스의 한 부분을 디코드한다. 구동전류공급 회로(57a 내지 57d)는 디코드된 결과에 따라 워드 라인 선택신호(RA0, RA1, RA2 및 RA3)을 발생하고 워드 라인 구동 회로의 세트로 워드 라인 구동 전류를 각각 공급하도록 행 어드레스의 하위 2 비트를 디코드한다. 한쌍의 워드 라인 선택 신호(RA0과 RA2)와 다른 쌍의 워드 라인 선택 신호(RA1과 RA3)은 열 방향에서 워드 라인 구동 회로의 세트에 선택적으로 공급된다. 예를 들면, 워드 라인 선택 신호(RA0)과 워드 라인 구동 신호(WLP0)이 활성화될 때, 회로(57a)는 워드 라인 구동 회로(52a, 52c 및 52e)로 구동 전류를 공급하므로, 워드 라인(WL00, WL01, WL02 및 WL03)이 구동된다. 감지 증폭기(SA : 56a, 56b, 56c 또는 56d)는 열 방향에서 메모리 셀의 부블럭의 각각의 세트에 제공된다. 한 쌍의 비트 라인(BL0과 BL1, BL2와 BL3, …)은 각각의 감지 증폭기로 접속되고 각 메모리 셀은 워드 라인과 비트 라인의 교차점에 배열된다. 가상 셀(도시되지 않음)은 메모리 셀에 접속된 다른 비트 라인에 반대인 한쌍의 비트 라인에 접속된다. 예를 들어, 메모리 셀(MC00)에 대하여, 가상 셀은 워드 라인 구동 회로(52a)로부터 비트 라인(BL1)과 워드 라인(WL00)의 교차점에 구성된다. 데이타는 가상 셀과 메모리 셀(MC00)로부터 감지 증폭기(56a)에 의해 감지되고 데이타 라인(DL0과 DL1)상으로 출력된다.
모든 워드 라인 구동 회로는 같은 구성을 가지며 제2도는 워드 라인 구동 회로중의 대표적인 하나로서 워드 라인 구동 회로(52a)를 도시한 블럭도이다. 워드 라인 구동 회로(52a)는 제2도에 도시된 것처럼 구동 회로의 2개의 셀프 부팅형을 포함한다. 더 상세하게, 워드 라인 구동 회로(52a)는 2개의 회로 부분을 포함하고 이것은 트랜지스터(QN4, QN7 및 QN8)을 포함한다. 트랜지스터(QN4)의 드레인은 워드 라인 구동 신호(WLP0)에 접속되고, 그 게이트는 전원 라인에 접속되며 그 소스는 트랜지스터(QN7)의 게이트에 접속된다. 트랜지스터(QN7)의 드레인은 워드 라인 선택 신호(RA0)에 접속되고, 그 소스는 트랜지스터(QN8)의 드레인에 접속된다. 트랜지스터(QN8)의 게이트는 워드 라인 리셋 신호(WLP0')에 접속되고, 소스는 리셋 전위로서 접지 전위에 접속된다. 다른 회로에서 트랜지스터(QN4', QN7' 및 QN8')은 트랜지스터(QN7')의 드레인이 신호(RA0) 대신에 워드 라인 선택 신호(RA2)에 접속되는 것을 제외하고 유사하게 접속된다.
제3도는 행 디코더(51)과 워드 라인 구동 회로(52a와 52c)를 도시한 개략적인 블럭도이다. 행 디코더(51)과 다른 워드 라인 구동 회로의 관계는 같다. 제4a도 내지 제4fF도를 참조하여, 반도체 메모리 디바이스의 동작은 이하에 기술될 것이다.
리셋 모드에서, 모든 워드 라인 프리차지 신호(ψp), 행 어드레스 신호, 워드 라인 선택 신호(RA0) 및 워드 라인(WL00)은 리셋 전위로서 접지 전위 레벨에 있다. 워드 라인 구동 신호(WLP0)과 워드 라인 리셋 신호(WLP0')는 보수이고 신호(WLP0')는 신호(WLP0)이 인버터(INV1)로 인해 접지 전위 레벨에 있는 동안 P형 트랜지스터(QP2)(제3도)가 턴온되기 때문에 전원 전위 레벨에 있다. 신호(WLP0)이 접지 전위 레벨에 있으므로, 트랜지스터(QN7)은 오프 상태에 있고 트랜지스터(QN8)이 신호(WLP0')로 인해 온 상태에 있기 때문에, 워드 라인(WL00)은 접지 전위 레벨에 있다.
그 다음에, 메모리 셀이 외부 어드레스에 따라 선택될때, 즉, 선택 모드에서, 회로(58)은 제4a도에 도시된 것처럼 전원 전위 레벨로 상승하는 워드 라인 프리차지 신호(ψP)을 발생하기 위한 한 블럭을 나타내는 외부 어드레스의 한 부분을 디코드한다. p형 트랜지스터(QP1)이 완전히 오프 상태로 된 후에, 행 어드레스 신호는 제4b도에 도시된 것처럼 하위 2비트 이외의 다른 외부 어드레스의 행 어드레스를 디코딩하므로써 행 디코더(51)에서 활성화된다. 워드 라인 구동 신호(WLP0)이 선택되면, 트랜지스터(QN1 내지 QN3)은 행 어드레스 신호에 응답하여 온 상태로 변하게 되므로, 신호(WLP0')은 제4c도에 도시된 것처럼 접지 전위 레벨이 된다. 또한, 노드(N1)(제2도)의 전위는 인버터(INV1)의 출력(WLP0)으로 인해 전위(Vcc-Vth)로 충전되는데, 여기서 Vcc는 전원 전위이고 Vth는 트랜지스터(QN4)의 임계 전압이다.
그 다음에, 선택 신호(RA0)이 제4e도에 도시된 것처럼 행 어드레스의 하위 2 비트의 디코딩을 통하여 구동 전류 전원 회로(57a)에서 승압될 때, 제4f도에 도시된 것처럼, 트랜지스터의 셀프 부팅은 노드(N1)의 전위가 선택 신호(RA0)의 승압된 전위 레벨 보다 더 높은 전위 레벨로 상승되도록 신호(RA0)의 레벨과 같은 레벨로 워드 라인(WL00)의 전위 레벨을 상승시킨다.
유사한 동작은 워드 라인(WL01, WL02 및 WL03)이 활성화되도록 워드 라인 구동 회로(52c와 52e)에서 실행된다.
이런 방법으로, 한 워드 라인 구동 신호, 즉, 신호(WLP0)이 활성화될때, 분할 워드 라인, 즉, 워드 라인(WL00, WL01, WL02 및 WL03)은 활성화된 분할 워드 라인으로 접속된 메모리 셀이 선택될 수 있도록 동시에 선택 신호(RA0)을 기초로 하여 선택된다. 각 메모리 셀의 데이타는 감지 증폭기 뿐만 아니라 대응하는 가상셀의 데이타로 전송되고 데이타가 데이타 라인상으로 출력되는 것이 감지된다.
메모리 셀로 억세스하는 것이 완료될 때, 프리차지 신호(ψP)와 행 어드레스 신호는 트랜지스터(QP1)이 온 상태로 변화되도록 접지 전위 레벨로 리셋되고 트랜지스터(QN1 내지 QN3)는 신호(WLP0와 WLP0')가 반전되도록 오프 상태로 변한다. 워드 라인 리셋 신호가 전원 전위 레벨로 되고 워드 라인 구동 신호가 접지 전위 레벨로 될때, 트랜지스터(QN7)는 오프 상태로 변하고 트랜지스터(QN8)는 온 상태로 변한다. 결과적으로 워드 라인(WL00)은 접지 전위 레벨이 되고 리셋 레벨로서 상기 레벨에서 유지된다.
상기 기술된 것처럼, 워드 라인 구동 회로를 포함하는 반도체 메모리 디바이스의 분할 디코딩형에서, 워드 라인은 폴리실리콘으로 형성되고 워드 라인 구동 신호 라인과 워드 라인 리셋 신호 라인은 워드 라인에 평행하여 알루미늄과 같은 금속으로 형성된다. 이런 경우에, 구동 신호와 리셋 신호가 보수이므로, 하나가 고 전 위 레벨에 있으면, 다른 하나는 저 전위 레벨에 있다.
일반적으로, DRAM내의 워드 라인들간의 피치는 종종 제조 프로세스에서 허용될 수 있는 최소 거리가 된다. 그러므로, 구동 신호 라인과 리셋 신호 라인간의 피치는 또한 충분치 않고, 단락 회로가 제조 프로세스시의 오염으로 인해 구동 신호 라인과 리셋 신호 라인간에 형성되는 가능성이 높다. 이런 경우에, 제조된 반도체 메모리 디바이스는 대기 전류에서 장해가 있다.
부가적으로, DRAM이 고 집적화됨에 따라, 메모리 셀이 스택 메모리 셀에서처럼 메모리 셀의 캐패시턴스를 위해 3차원으로 형성되는 많은 경우가 있다. 그러므로, 메모리 셀을 형성하는 영역은 구동 신호 라인과 리셋 신호 라인을 포함하는 주변 회로를 형성하는 영역을 위한 단계를 갖기 위해 제공된다. 한편, 반도체 메모리 디바이스의 우수한 프로세싱을 위해, 노출 유니트의 렌즈의 개구 수(numerical aperture)는 좀더 많게 되고 광선의 파장은 촛점의 깊이가 얕게 되도록 좀더 짧게 된다. 결과적으로, 메모리 셀 영역과 주변 영역에 동시에 촛점을 맞추는 것이 불가능하다. 메모리 셀 영역에 촛점을 맞추면, 분해능은 주변 영역상에 나쁘게 된다. 구동 신호 라인과 리셋 신호 라인간의 피치가 작아지면, 이들을 위한 패턴은 해결되지 않아 단락 회로가 이들간에 형성된다. 2개의 프로세스가 이러한 경우를 피하기 위해 메모리 셀 영역과 주변 영역의 금속 배선용으로 실행되면, 비용이 증가된다.
메모리 셀의 수가 각 부블럭에서 2배가 되면, 구동 신호 라인과 리셋 신호 라인간의 피치는 넓어질 수 있다. 그러나, 회로(57a, 57b, …)같은 구동 전류 공급 회로는 크기가 커지도록 대규모 구동 능력이 필요하다. 이와 같은 크기가 되면, 억세스 속도는 내려간다.
그러므로 본 발명의 목적은 개선된 워드 라인 구동기를 갖는 반도체 메모리 디바이스를 제공하는 것이다.
본 발명의 다른 목적은 워드 라인 구동 신호의 보수 신호를 요구하지 않는 개선된 회로 구성을 갖는 반도체 메모리 디바이스를 제공하는 것이다.
본 발명에 따른 반도체 메모리 디바이스는 적어도 하나의 워드 라인, 워드 라인에 결합되는 적어도 하나의 메모리 셀, 활성 레벨과 비활성 레벨중의 하나가 되는 워드 라인 구동 신호를 발생하도록 어드레스 정보에 응답하는 디코더 회로, 리셋 모드에서 활성 레벨 및 선택 모드에서 비활성 레벨이 되는 리셋신호를 발생하는 신호 발생기, 및 워드 라인 구동 신호와 리셋 신호를 수신하기 위해 워드 라인과 결합되는 워드 라인 구동 신호를 포함하고, 워드 라인 구동 신호는 워드 라인 구동 신호와 리셋 신호가 비활성 레벨에 있을 때 비 선택 레벨로 워드 라인을 구동하기 위해 리셋 신호의 활성 레벨에 응답하고 상기 비 선택 레벨에서 워드 라인을 유지하는 제1 구동 회로와 선택 레벨로 워드 라인을 구동하기 위해 워드 라인 구동 신호의 활성 레벨과 리셋 신호의 비활성 레벨에 응답하는 제2 구동 회로를 포함한다.
이렇게 구성된 회로에서, 하나의 워드 라인 구동 신호만이 요구되고 보수 신호는 생략된다. 단락 회로에 기인하는 대기 전류 장해가 없어진다. 이런 방법으로, 본 발명에 따라, 반도체 메모리 디바이스는 칩 영역의 주목할 만한 증가없이 높은 수율로 제조될 수 있다.
본 발명은 첨부된 도면을 참조하여 이하에 기술될 것이다.
제5도는 본 발명의 실시예에 따른 다이나믹 랜덤 억세스 메모리와 같은 반도체 메모리를 도시한 블럭도이다. 도면에서, 메모리 셀(MCmn, m과 n은 정수이고 0 이상이다)은 제5도에 도시된 것중의 한 부분인 복수의 블럭으로 분할된다. 각각의 복수의 블럭에서 메모리 셀은 매트릭스 방식으로 복수의 부블럭으로 또한 분할된다. 복수의 워드 라인 구동 회로(2a, 2b, …, 3a, 3b, …, 4a, 4b, …)는 복수의 부블럭에 대응하는 매트릭스 방식으로 블럭내에 드문드문 제공된다. 행 또는 워드 라인 방향에서 워드 라인 구동 회로의 각각의 세트에는 워드 라인 구동 신호(WLP0, WLP1 또는 WLP2)가 공통적으로 공급된다. 행 디코더(1)은 신호(ψP)와 비트 라인 프리차지 신호(ψBP)를 발생하는 블럭에 대응하는 어드레스인 외부 어드레스의 열 어드레스의 한 부분을 디코드하는 프리차지 회로(8)로부터의 워드 라인 프리차지 신호(ψP)에 응답하여 워드 라인 구동 신호를 발생하도록 외부 어드레스의 행 어드레스의 한부분을 디코드 한다(제5도에 도시되지 않음). 본 실시예에서, 행 디코더(1)는 워드 라인 리셋 신호를 발생하지 않고 리셋 회로(5)는 선택된 워드 라인을 리셋하고 선정된 전위 레벨에서 이것을 유지하기 위한 리셋 신호(ψr)를 공급하기 위해 워드 라인 구동 회로에 공통적으로 제공된다. 리셋 회로(5)는 각각의 워드 라인 구동 회로로 공급되는 리셋 신호(ψr)을 발생하기 위한 외부 어드레스의 한 부분을 디코드한다. 구동 전류 공급 회로(7a 내지 7d)는 디코드된 결과에 따라 워드 라인 선택 신호(RA0, RA1, RA2 및 RA3)을 발생하도록 행 어드레스의 2 비트를 디코드한다. 워드 라인 구동 전류는 회로(7a 내지 7d)로부터 선택신호로서 워드 라인 구동 회로로 공급된다. 한쌍의 워드 라인 선택 신호(RA0과 RA2)와 다른 쌍의 워드 라인 선택 신호(RA1과 RA3)은 열 방향에서 워드 라인 구동 회로의 세트에 선택적으로 공급된다. 예를 들어, 워드 라인 선택 신호(RA0)과 워드 라인 구동 신호(WLP0)이 활성화될때, 워드 라인 구동 회로(2a, 2c 및 2e)는 워드 라인(WL00, WL01, WL02 및 WL03)을 구동하기 위해 활성화된다. 감지 증폭기 (SA : 6a, 6b, 6c, 또는 6d)는 열 방향에서 메모리 셀 부블럭의 각각의 세트에 제공된다. 한쌍의 비트 라인(BL0과 BL1, BL2과 BL3, …)은 각각의 감지 증폭기에 접속되고 각 메모리 셀은 워드 라인과 비트 라인의 교차점에 배열된다. 가상 셀(도시되지 않음)은 메모리 셀에 접속되는 다른 비트 라인에 반대되는 하나의 비트 라인에 접속된다. 예를 들어, 메모리 셀(MC00)에 대하여, 가상 셀은 워드 라인 구동 회로(2a)로부터 비트 라인(BL1)과 워드 라인(WL00)의 교차점에서 구성된다. 데이타는 감지 증폭기(6a)에 의해 가상 셀과 메모리 셀(MC00)으로부터 감지되고 데이타 라인(DL0과 DL1)상으로 출력된다.
그 다음에, 워드 라인 구동 회로는 예로서 회로(2a)가 되는 제6도를 참조하여 기술될 것이다. 다른 워드 라인 구동 회로도 회로(2a)와 같다. 워드 라인 선택 신호(RA0과 RA2), 워드 라인 구동 신호(WLP0) 및 리셋 신호(ψr)은 각각 구동 전류 공급 회로(7a), 행 디코더(1), 및 리셋 회로(5)로부터 공급된다. 트랜지스터(QN7과 QN8)은 신호 라인(RA0)과 접지 전위간에 직렬로 접속된다. 트랜지스터(QN4)는 트랜지스터(QN7)의 게이트와 신호 라인(WLP0)간에 제공되고 그 게이트는 전원 전위로 접속된다. 트랜지스터(QN7과 QN8)간의 노드는 워드 라인(WL00)으로 접속된다. 트랜지스터(QN5와 QN6)은 전원 전위와 접지 전위간에 직렬로 접속된다. 트랜지스터(QN5와 QN6)간의 노드는 트랜지스터(QN8)의 게이트로 접속되고 트랜지스터(QN6)의 게이트는 트랜지스터(QN8과 QN6)이 플립플롭을 구성하도록 워드 라인(WL00)으로 접속된다. 트랜지스터(QN5)의 게이트는 리셋 신호 라인(ψr)로 접속된다. 트랜지스터(QN7', QN8', QN4' 및 QN6')은 워드 라인(WL00) 대신에 워드 라인(WL20)을 사용하여 트랜지스터(QN7, QN8, QN4 및 QN6)과 같은 방법으로 서로 접속된다. 그러나, 트랜지스터(QN5)에 대응하는 트랜지스터가 없는 것이 주목된다.
그 다음에, 행 디코더(1)의 부분과 워드 라인 구동 회로(2a와 2c)의 부분은 제7도를 참조하여 이하에 기술될 것이다. p채널 트랜지스터(QP1과 QP2)의 병렬회로는 전원 전위와 트랜지스터(QN1, QN2 및 QN3)의 직렬 회로의 한 단자간에 접속되고, 이 직렬 회로의 다른 단자는 접지 전위에 접속된다. 워드 라인 프리차지 신호(ψP)는 외부 어드레스의 한 부분을 디코딩하므로써 프리차지 회로(8)로부터 트랜지스터(QP1)의 게이트에 공급되고 행 어드레스 신호는 하위 2 비트 이외의 다른 외부 어드레스의 행 어드레스를 디코딩하므로써 행 디코더(1)로부터 트랜지스터(QN1, QN2, 및 QN3)의 게이트로 공급된다. 병렬 회로와 직렬 회로간의 노드는 인버터(INV1)에 접속된다. 인버터(INV1)의 출력은 트랜지스터(QP2)의 게이트에 접속되고 워드 라인 구동 신호(WLP0)로서 워드 라인 구동 회로(2a, 2b, 2c, 및 2e)에 공급된다. 종래의 반도체 메모리 디바이스와 다르게, 워드 라인 리셋 신호는 노드에 접속되지 않는다.
그 다음에, 본 발명의 실시예에 따른 반도체 메모리 디바이스의 동작은 제6도, 제7도 및 제8a도 내지 제8f도를 참조하여 이하에 기술될 것이다. 제8a도와 제8c도에 도시된 것처럼, 리셋 모드에서, 워드 라인 프리차지 신호(ψP)와 워드 라인 리셋 신호(ψr)은 각각 접지 전위 레벨과 전원 전위 레벨에 있다. 또한, 행 어드레스 신호는 제8b도에 도시된 것처럼 접지 전위 레벨에 있다. 따라서, 트랜지스터(QN1 내지 QN3)이 오프 상태에 있고 트랜지스터(QP1)이 온 상태에 있기 때문에, 신호(WLP0)은 제8d도에 도시된 것처럼 접지 전위 레벨에 있고 트랜지스터(QN7)은 오프 상태에 있다.
메모리 셀이 선택되고 억세스될때(선택 모드에서), 워드 라인 프리차지 신호(ψP)는 제8a도에 도시된 것처럼 전원 전위 레벨이 된다. 제8b도에 도시된 것처럼, 트랜지스터(QP2)가 완전히 오프 상태로 변화된 후에, 외부 어드레스는 행 어드레스 신호가 활성화되고 턴온되는 트랜지스터(QN1 내지 QN3)으로 공급되도록 행 디코더(1)에 의해 디코드 된다. 동시에, 어드레스 신호의 한 부분은 리셋 신호(ψr)을 발생시키거나 활성화하기 위해 회로(5)로 공급된다. 그러므로, 행 어드레스 신호가 활성화되는 것과 실질적으로 같은 시간에, 워드 라인 리셋 신호(ψr)은 제8c도에 도시된 것처럼 접지 전위 레벨이 된다. 트랜지스터(QN1 내지 QN3)이 턴온될 때, 신호(WLP0)은 제8d도에 도시된 것처럼 전원 전위가 된다. 결과적으로 트랜지스터(QN4)가 턴온되므로, 트랜지스터(QN4)의 소스와 트랜지스터(QN7)의 게이트간의 노드(N1)의 전위는 전위(Vcc-Vth)로 충전되는데, 여기서 Vcc는 전원 전위이고 Vth는 트랜지스터(QN4)의 임계 전압이다.
그 다음에, 행 어드레스의 하위 2 비트가 디코드되고 선택 신호(RA0)이 제8e도에 도시된 것처럼 구동 전류 공급 회로(7a)에 의해 활성화될때, 트랜지스터(QN7)은 턴온되므로, 노드(N1)의 전위는 셀프 부팅에 의해 선택 신호(RA0)의 승압된 전위 레벨보다 더 높은 전위 레벨로 상승된다. 이런 방식으로, 워드 라인(WL00)의 전위 레벨은 제8f도에 도시된 것처럼, 신호(RA0)의 것과 같은 레벨로 더 빠르게 상승될 수 있다. 워드 라인(WL00)이 고 전위 레벨이 되므로, 트랜지스터(QN6)은 트랜지스터(QN8)이 턴오프되도록 턴온된다. 리셋 신호(ψr)이 고 전위 레벨에 있으므로, 트랜지스터(QN5)은 온상태로 유지된다.
유사한 동작은 워드 라인(WL01, WL02 및 WL03)이 활성화 되도록 워드 라인 구동 회로(2c와 2e)에서 실행된다.
이런 방식으로, 하나의 워드 라인 구동 신호, 즉, 신호(WLP0)이 활성화될때, 분할 워드 라인, 즉, 워드 라인(WL00, WL01, WL02 및 WL03)은 활성화된 분할 워드 라인에 접속된 메모리 셀이 선택될 수 있도록 동시에 선택 신호(RA0)을 기초로 하여 선택된다. 각 메모리 셀의 데이타는 감지 증폭기 뿐만 아니라 가상 셀의 데이타로 전송되고 데이타가 데이타 라인(DL0 내지 DL7)상으로 출력되는 것이 감지된다.
메모리 셀로 억세스가 완료될때, 제8b도 및 제8e도에 도시된 것처럼, 외부 어드레스는 행 어드레스 신호와 워드 라인 선택 신호(RA0)이 접지 전위 레벨로 리셋되도록 사라지므로써, 제8a도에 도시된 것처럼, 접지 전위 레벨로 프리차지 신호(ψP)를 리셋한다. 결과적으로, 트랜지스터(QN1 내지 QN3)은 턴 오프되고 트랜지스(QP1)은 워드 라인 구동 신호(WLP0)이 제8d도에 도시된 것처럼 접지 전위 레벨이 되도록 턴온된다. 부가적으로 선택 신호(RA0)이 접지 전위 레벨로 리셋되기 때문에, 회로(7a)로부터의 전류 공급은 트랜지스터(QN7)이 턴오프 되도록 또한 중지된다. 워드 라인 리셋 신호(ψr)이 전원 전위가 되므로, 제8c도에 도시된 것처럼, 트랜지스터(QN5)는 턴온된다. 그러므로, 제8f도에 도시된 것처럼, 트랜지스터(QN8)은 워드 라인(WL00)이 접지 전위 레벨로 내려가도록 턴온되고 트랜지스터(QN6)은 턴오프된다.
한편, 워드 라인 구동 신호(WLP0)으로 변환되는 메모리 셀이 선택되지 않기 때문에 트랜지스터(QN1, QN2 및 QN3)중의 적어도 하나가 선택 모드에서 오프상태로 유지되는 경우에, 워드 라인 구동 신호(WLP0)은 선택 모드시에 INV1과 트랜지스터(QP2)에 의해 접지 전위 레벨을 유지한다. 그러므로, 프리차지 신호(ψP)가 접지 전위 레벨이 될때, 트랜지스터(QN8)의 게이트는 트랜지스터(QN7)이 오프 상태를 유지하기 때문에 높은 임피던스 상태가 된다. 그러나, 트랜지스터(QN8)은 플립플롭의 효과가 트랜지스터(QN6과 QN8)로 이루어지기 때문에 온상태를 유지한다. 그러므로, 워드 라인(WL00)의 레벨이 접지 전위를 유지하므로, 워드 라인(WL00)은 부동되는 것이 방지되고 잡음에 의해 영향 받지 않는다.
선택 신호(RA0)이 선택되지 않고, 트랜지스터(QN8)의 게이트의 전위가 높은 임피던스 상태로 변하지만, 워드 라인(WL00)은 상기와 유사하게 부동되는 것이 방지된다.
본 실시예에 따라, 워드 라인 구동 신호와 워드 라인 신호가 보수화되지 않으면, 대기 전류 장해가 단락 회로로 인해 발생하지 않는다. 부가적으로, 워드 라인 구동 신호 라인들간의 비트가 종래의 반도체 메모리 디바이스의 것에 비해 2배로 되면, 오염으로 인해 단락 회로가 형성될 가능성이 적다. 게다가, 메모리 셀 영역과 주변 영역간에 스텝이 있기 때문에, 동시에 구동 신호 라인을 포함하는 메모리 셀 영역과 주변 영역상에 촛점을 맞추는 것이 어려운 경우에, 배선 피치에서 메모리 셀 영역간에 큰 여백이 있기 때문에 메모리 셀 영역상에 촛점을 맞추는 것이 충분히 실행되지 않아도 단락 회로가 형성될 경우는 없다.
칩 영역의 증가에 대해서, 본 실시예에 따라, 종래의 반도체 메모리 디바이스와 비교하여, 부가적인 소자는 단지 신호(ψr)을 위한 하나의 신호 라인과 각 구동 회로내의 워드 라인을 리셋하기 위한 트랜지스터 회로이다. 그러나, 트랜지스터 회로 내에 트랜지스터가 많은 전류 공급 능력을 요구하지 않고 좀더 작은 크기의 트랜지스터가 될 수 있으므로, 칩 영역의 증가가 최소화될 수 있다.
그 다음에, 본 발명의 제2실시예에 따른 반도체 메모리 디바이스는 제9도를 참조하여 이하에 기술될 것이다. 제1 실시예의 것과 같은 요소는 같은 참조 번호로 할당되고 설명은 생략될 것이다. 제2 실시예에서, 프리차지 회로(18)에 의해 발생되는 비트 라인 프리차지 신호(ψBP)는 회로(5)로부터의 신호에 대치되는 워드 리셋 신호(ψr)로서 사용된다. 비트 라인 프리차지 신호(ψBP)는 리셋 모드를 위한 시간 주기에서 활성화되고 선택 모드를 위한 주기에서 비활성화된다. 그러므로, 신호(ψBP)는 회로(5)로부터의 리셋 신호(ψr)의 것과 실질적으로 같은 파형을 갖는다. 비트 라인 프리차지 신호(ψBP)는 열 또는 비트 라인 방향에서 워드 라인 구동 회로의 각각의 세트로 공급된다. 이 실시예에서, 회로(5)가 제거되면 칩 영역의 증가는 더 억제될 수 있다.
실시예는 감지 증폭기가 메모리 셀 어레이의 양쪽 측면상에 배열되는 공유된 감지 증폭기 시스템이 사용될때 가장 효과적인 것으로 나타난다. 제10도는 제2실시예가 응용되는 공유된 감지 증폭기 시스템의 DRAM의 개략도를 도시한다. 공유된 감지 증폭기 시스템의 DRAM에서, 메모리 셀 어레이의 양쪽 측면상에 배열된 감지 증폭기가 동시에 활성화되는 것이 요구되면, 비트 라인 프리차지 신호 발생 회로(8과 8')도 또한 동시에 활성화된다. 그러므로, 리셋 신호(ψBp)는 신호 전송시에 시간 상수가 충분히 작게 되도록 메모리 셀 어레이의 양쪽 측면으로부터 워드 라인 구동 회로(2a 내지 4a, 2b 내지 4b, …)로 공급된다. 결과적으로, 비트 라인 프리차지 신호 라인은 게이트 전극의 물질, 즉, 폴리실리콘 또는 폴리실리콘층과 텅스텐 규화물 층의 박판 층과 같은 비교적 높은 저항률을 갖는 물질로 형성될 수도 있다. 이런 경우에, 급속 배선이 불필요하면, 접촉 구멍이 제공될 필요가 없고, 칩 영역의 증가를 억제하게 된다.

Claims (8)

  1. 반도체 메모리 디바이스에 있어서,
    적어도 하나 이상의 워드 라인,
    상기 워드 라인에 결합되는 적어도 하나의 메모리 셀,
    활성 레벨 및 비활성 레벨중의 하나가 되는 워드 라인 구동 신호를 발생하도록 어드레스 정보에 응답하는 디코더 회로,
    리셋 모드에서 활성 레벨 및 선택 모드에서 비활성 레벨이 되는 리셋신호를 발생하는 신호 발생기, 및
    상기 워드 라인 구동 신호와 리셋 신호를 수신하기 위해 결합되고 상기 워드 라인에 결합되는 워드 라인 구동기를 포함하고,
    비 선택 레벨로 상기 워드 라인을 유지하기 위해 상기 활성 레벨의 상기 리셋 신호에 응답하고 상기 워드 라인 구동기는 상기 워드 라인 구동 신호와 상기 리셋 신호가 상기 비활성 레벨에 있을 때 상기 비 선택 레벨에서 상기 워드 라인을 유지하는 제1 구동 회로와, 활성 레벨의 상기 워드 라인 구동 신호 및 선택 레벨로 상기 워드 라인을 구동하기 위해 상기 비활성 레벨의 상기 리셋 신호에 응답하는 제2 구동 회로를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 디코더 회로가 활성 레벨 및 비활성 레벨중의 하나로 워드 라인 선택 신호를 발생하고, 상기 워드 라인 구동 신호와 상기 워드 라인 선택 신호가 상기 활성 레벨에 있을때 상기 워드 구동기의 상기 제2 구동 회로가 상기 선택 레벨로 상기 워드 라인을 구동하는 것
    을 특징으로 하는 메모리 디바이스.
  3. 제2항에 있어서, 상기 제1 구동 회로가
    상기 워드 라인과 상기 비 선택 레벨이 공급되는 제1 노드간에 결합되고, 제2 노드에 결합된 게이트를 갖는 제1 트랜지스터,
    상기 제1과 제2 노드간에 결합되고, 상기 워드 라인에 결합된 게이트를 갖는 제2 트랜지스터, 및
    상기 제1 트랜지스터가 도통되게 하는 레벨로 상기 제2 노드를 충전하기 위해 상기 활성 레벨의 상기 리셋 신호에 응답하는 제3 트랜지스터를 포함하고,
    제2 구동 회로가
    상기 워드 라인과 상기 워드 라인 선택 신호가 공급되는 제3 노드간에 결합되고, 제4 노드에 결합되는 게이트를 갖는 제4 트랜지스터, 및
    상기 제4 트랜지스터가 도통되게 하는 레벨로 상기 제4 노드를 충전하기 위해 상기 활성 레벨의 상기 워드 라인 구동 신호에 응답하는 제5 트랜지스터를 포함하며, 상기 제2 트랜지스터는 상기 제1 트랜지스터가 비도통되도록 상기 제2 노드를 방전시키기 위해 상기 선택 레벨의 상기 워드 라인에 응답하는 것을 특징으로 하는 메모리 디바이스.
  4. 제1항에 있어서, 상기 메모리 셀에 결합되는 적어도 하나 이상의 비트 라인을 더 포함하고, 상기 리셋 신호가 프리차지 신호에 사용되며, 상기 비트 라인이 상기 리셋 신호의 상기 활성 레벨에 의해 프리차지되는 것을 특징으로 하는 메모리 디바이스.
  5. 복수의 워드 라인, 복수의 비트 라인 및 상기 워드와 비트 라인의 교차점중의 다른 하나에 각각 배치되는 복수의 메모리 셀을 각각 포함하는 복수의 메모리 셀 어레이 블럭,
    상기 메모리 셀 어레이 블럭 중의 연관된 하나에 각각 제공되는 복수의 워드 라인 구동기,
    활성 레벨과 비활성 레벨중의 하나가 되는 워드 라인 구동 신호를 상기 워드 라인 구동기에 공통으로 발생하여 공급하기 위해 제1 어드레스 정보에 응답하는 제1 디코더 회로,
    제작기 활성 레벨 및 비활성 레벨중의 하나가 되는 복수의 워드 라인 선택 신호를 상기 워드 라인 구동기로 발생하여 공급하기 위해 제2 어드레스 정보에 응답하는 제2 디코더 회로, 및
    상기 워드 라인 구동기에 공통으로 리셋 신호를 발생하여 공급하는 신호 발생기를 포함하고,
    상기 리셋 신호는 리셋 모드에서 활성 레벨 및 선택 모드에서 비활성 레벨이 되며, 상기 워드 라인 구동기의 각각은 비 선택 레벨로 상기 각각의 워드 라인을 구동하기 위해 상기 활성 레벨의 상기 리셋 신호에 응답하고 상기 활성 레벨의 상기 워드 라인 구동 신호와 상기 비 선택 레벨로 상기 워드 라인중의 하나들 또는 나머지를 유지하는 동안 선택 레벨로 상기 워드 라인중의 하나를 구동하기 위해 상기 워드 라인 선택 신호중의 연관된 하나에 응답하는 것을 특징으로 하는 반도체 메모리 디바이스.
  6. 제5항에 있어서, 각각의 상기 워드 라인 구동기가
    상기 워드 라인 중의 연관된 하나에 각각 제공된 복수의 구동 회로를 포함하되,
    상기 구동 회로는 상기 비 선택 레벨로 상기 워드 라인 중의 연관된 하나를 구동하는 제1 구동회로, 상기 선택 레벨로 상기 연관된 워드 라인을 구동하는 제2 구동 회로 및 상기 비 선택 레벨에서 상기 연관된 하나의 워드 라인을 유지하기 위해 상기 제1 회로로 상기 연관된 워드 라인의 레벨에 관련된 레벨을 피드백하는 피드백 회로를 포함하는 것을 특징으로 하는 메모리 디바이스.
  7. 반도체 메모리 디바이스에 있어서,
    행과 열의 매트릭스 형태로 배열되고, 제각기 복수의 워드 라인, 복수의 비트 라인, 및 상기 워드와 비트 라인의 교차점중의 다른 하나에 각각 배치된 복수의 메모리 셀을 각각 포함하는 복수의 메모리 셀 어레이 블럭,
    각각의 상기 메모리 셀 어레이 블럭에 대응하여 각각 제공된 복수의 워드 라인 구동기,
    복수의 워드 라인 구동 신호를 발생하기 위해 제1 어드레스 정보에 응답하되, 각각의 워드 라인 구동 신호가 같은 행내에 배열된 상기 워드 라인 구동기 중의 하나들에 공통으로 접속되고, 상기 워드 라인 구동 신호중의 하나가 활성 레벨과 비활성 레벨중의 하나가 되는 제1 디코더 회로,
    복수의 워드 라인 선택 신호를 발생하기 위해 제2 어드레스 정보에 대응하되, 상기 워드 라인 선택 신호중의 선택된 하나들이 같은 열내에 배열된 상기 워드 라인 구동기중의 하나들에 공통으로 접속되고, 상기 워드 라인 선택 신호중의 하나가 활성 레벨과 비활성 레벨중의 하나가 되는 제2 디코더 회로, 및
    리셋 모드에서 활성 레벨 및 선택 모드에서 비활성 레벨이 되는 리셋 신호를 상기 워드 라인 구동기로 공통으로 발생하고 공급하는 신호 발생기를 포함하며,
    상기 워드 라인 구동기의 각각은 비 선택 레벨로 상기 메모리 셀 어레이 블럭중의 연관된 하나의 각각의 상기 워드 라인을 구동하기 위해 상기 활성 레벨의 상기 리셋 신호에 응답하고, 상기 워드 라인 구동 신호중의 연관된 하나와 상기 워드 라인 선택 신호중의 연관된 하나의 상기 활성 레벨에 응답하며, 상기 비 선택 레벨에서 상기 워드 라인중의 하나들 또는 나머지를 유지하는 동안 선택 레벨로 연관된 메모리 셀 어레이 블럭의 상기 워드 라인중의 하나를 구동하기 위해 상기 리셋 신호의 상기 비활성 레벨에 응답하는 것을 특징으로 하는 반도체 메모리 디바이스.
  8. 제7항에 있어서, 각각의 상기 비트 라인이 상기 리셋 신호의 상기 활성 레벨에 응답하여 프리차지되는 것을 특징으로 하는 메모리 디바이스.
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