JPH10241372A - スタチック型半導体記憶装置 - Google Patents
スタチック型半導体記憶装置Info
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- JPH10241372A JPH10241372A JP9044040A JP4404097A JPH10241372A JP H10241372 A JPH10241372 A JP H10241372A JP 9044040 A JP9044040 A JP 9044040A JP 4404097 A JP4404097 A JP 4404097A JP H10241372 A JPH10241372 A JP H10241372A
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】データ保持モード電圧ＶDRから実使用状態電圧
ＶCCに変化する際、１０〜２５ｍｓの昇圧に必要な長い
遅延時間を精度よく、簡単な回路で構成する。 【解決手段】複数ｍ本のワード線と複数ｎ本のディジッ
ト線とにそれぞれ接続されたｍ×ｎ個の高抵抗負荷メモ
リ素子１０と、前記ｍ本のワード線のうち１または所定
数のワード線を選択するワードデコーダ１３と、前記選
択されたワード線の電位を電源電位以上に昇圧する昇圧
電源回路１２と、この昇圧電源回路の立上りをチップ選
択信号の立上りより所定時間遅延させる時限回路１１と
からなり、時限回路が、第１の電圧に接続された時定数
を決める高抵抗の第１の抵抗素子を介した第１端と前記
第１の電圧より低い第２の電圧に低抵抗の第２の抵抗素
子を介して接続した第２端との電圧差を検出する比較回
路からなり、この比較回路の第１の抵抗素子をメモリ素
子の高負荷抵抗素子と同じ形状とする。
ＶCCに変化する際、１０〜２５ｍｓの昇圧に必要な長い
遅延時間を精度よく、簡単な回路で構成する。 【解決手段】複数ｍ本のワード線と複数ｎ本のディジッ
ト線とにそれぞれ接続されたｍ×ｎ個の高抵抗負荷メモ
リ素子１０と、前記ｍ本のワード線のうち１または所定
数のワード線を選択するワードデコーダ１３と、前記選
択されたワード線の電位を電源電位以上に昇圧する昇圧
電源回路１２と、この昇圧電源回路の立上りをチップ選
択信号の立上りより所定時間遅延させる時限回路１１と
からなり、時限回路が、第１の電圧に接続された時定数
を決める高抵抗の第１の抵抗素子を介した第１端と前記
第１の電圧より低い第２の電圧に低抵抗の第２の抵抗素
子を介して接続した第２端との電圧差を検出する比較回
路からなり、この比較回路の第１の抵抗素子をメモリ素
子の高負荷抵抗素子と同じ形状とする。
Description
【０００１】
【発明の属する技術分野】本発明はスタチック型半導体
記憶装置に関し、特にワード線に昇圧電圧を供給するス
タチック型半導体記憶装置に関する。
記憶装置に関し、特にワード線に昇圧電圧を供給するス
タチック型半導体記憶装置に関する。
【０００２】
【従来の技術】近年、携帯電話等の携帯機器の需要が増
加し、この携帯機器のデータ記憶のためのスタチック型
半導体記憶装置（以下ＳＲＡＭという）が多用されてい
る。それは、携帯機器はバッテリ駆動であるので、これ
を長時間動作させるために、未使用時に低消費電力でデ
ータを保持することのできるＳＲＡＭが有利であるから
である。従って、これら携帯機器をさらに長時間動作の
実現のために、ＳＲＡＭをさらに低電圧動作させ、低消
費電流とすることが求められている。
加し、この携帯機器のデータ記憶のためのスタチック型
半導体記憶装置（以下ＳＲＡＭという）が多用されてい
る。それは、携帯機器はバッテリ駆動であるので、これ
を長時間動作させるために、未使用時に低消費電力でデ
ータを保持することのできるＳＲＡＭが有利であるから
である。従って、これら携帯機器をさらに長時間動作の
実現のために、ＳＲＡＭをさらに低電圧動作させ、低消
費電流とすることが求められている。
【０００３】このＳＲＡＭのスタンバイ時の低消費電流
化の要求を実現するためには、消費電流が少ないＳＲＡ
Ｍとして、Ｐチャネル／Ｎチャネル両型トランジスタか
らなるフル（FULL）ＣＭＯＳセルを用いたものや、ＴＦ
Ｔ（Ｔhin Ｆilm Ｔransistor ）セルを使用したものが
あるが、フルＣＭＯＳセルはＰチャネル／Ｎチャネル両
型トランジスタを用いるため、チップサイズが大きくな
り、またＴＦＴセルの場合は、高抵抗負荷型メモリセル
使用のＳＲＡＭの場合に対して、もう１層ポリシリコン
製造工程が増加するため、いずれもコスト高になってい
る。そのため、１Ｍビット程度のＳＲＡＭでは、高抵抗
負荷型メモリセルを用いて、その高抵抗層ポリシリコン
の抵抗値を上げて高抵抗負荷型セルに流れるデータ保持
電流を極力少なくする方法がとられている。
化の要求を実現するためには、消費電流が少ないＳＲＡ
Ｍとして、Ｐチャネル／Ｎチャネル両型トランジスタか
らなるフル（FULL）ＣＭＯＳセルを用いたものや、ＴＦ
Ｔ（Ｔhin Ｆilm Ｔransistor ）セルを使用したものが
あるが、フルＣＭＯＳセルはＰチャネル／Ｎチャネル両
型トランジスタを用いるため、チップサイズが大きくな
り、またＴＦＴセルの場合は、高抵抗負荷型メモリセル
使用のＳＲＡＭの場合に対して、もう１層ポリシリコン
製造工程が増加するため、いずれもコスト高になってい
る。そのため、１Ｍビット程度のＳＲＡＭでは、高抵抗
負荷型メモリセルを用いて、その高抵抗層ポリシリコン
の抵抗値を上げて高抵抗負荷型セルに流れるデータ保持
電流を極力少なくする方法がとられている。
【０００４】また、低電圧化の要求に対しては、低電圧
によるメモリの読み書き動作と共に、通常動作電圧より
も低い電圧で書き込みデータを保持するスタンバイ時デ
ータ保持モード（カタログ記載では２Ｖ）による書き込
みデータ保証をして、ＳＲＡＭの未使用時消費電力の削
減を図っている。
によるメモリの読み書き動作と共に、通常動作電圧より
も低い電圧で書き込みデータを保持するスタンバイ時デ
ータ保持モード（カタログ記載では２Ｖ）による書き込
みデータ保証をして、ＳＲＡＭの未使用時消費電力の削
減を図っている。
【０００５】従来のＳＲＡＭの回路構成として、特開昭
６３―２８２９９２号公報、特開平３―１５６７９５号
公報に記載された回路を、図９（ａ）（ｂ）に示すブロ
ック図およびそのメモリセル部分の回路図により説明す
る。図９（ａ）は、ＳＲＡＭの高抵抗負荷型メモリセル
１０を用いた場合の回路で、ｍ×ｎ個の高抵抗負荷型メ
モリ素子１０を、ｍ本のワード線ＷＬ１，ＷＬ２……
と、ｎ本のディジット線（ビット線）ＤＧ１，ＤＧ２…
…とにより駆動している。これらｍ本のワード線ＷＬ
１，ＷＬ２……のうち１本または複数本を（ポリ）ワー
ドデコーダ１３でデコードし、このポリワードデコーダ
１３は、アドレス信号Ａ０〜Ａｎおよび制御信号２１を
入力して、ワード線ＷＬ１，ＷＬ２……のうちの１つを
選択する。一方、制御信号２１はバッファ論理回路１９
により増幅されてダミーワード線ＤＷＬ１に供給され、
このダミーワード線ＤＷＬ１からの信号はワード線の昇
圧電源回路１２を介してポリワードデコーダ１３に供給
されている。
６３―２８２９９２号公報、特開平３―１５６７９５号
公報に記載された回路を、図９（ａ）（ｂ）に示すブロ
ック図およびそのメモリセル部分の回路図により説明す
る。図９（ａ）は、ＳＲＡＭの高抵抗負荷型メモリセル
１０を用いた場合の回路で、ｍ×ｎ個の高抵抗負荷型メ
モリ素子１０を、ｍ本のワード線ＷＬ１，ＷＬ２……
と、ｎ本のディジット線（ビット線）ＤＧ１，ＤＧ２…
…とにより駆動している。これらｍ本のワード線ＷＬ
１，ＷＬ２……のうち１本または複数本を（ポリ）ワー
ドデコーダ１３でデコードし、このポリワードデコーダ
１３は、アドレス信号Ａ０〜Ａｎおよび制御信号２１を
入力して、ワード線ＷＬ１，ＷＬ２……のうちの１つを
選択する。一方、制御信号２１はバッファ論理回路１９
により増幅されてダミーワード線ＤＷＬ１に供給され、
このダミーワード線ＤＷＬ１からの信号はワード線の昇
圧電源回路１２を介してポリワードデコーダ１３に供給
されている。
【０００６】各高抵抗負荷型メモリセル１０は、各ワー
ド線ＷＬ１，ＷＬ２……にそれぞれ接続されると共に、
ビット線ＤＧ１，ＣＤＧ１：ＤＧ２，ＣＤＧ２……に接
続され、図９（ｂ）に示すように、メモリセル用ドライ
バトランジスタＱＤ１，ＱＤ２と、メモリセル用トラン
スファトランジスタＱＴ１，ＱＴ２と、負荷抵抗Ｒとか
ら構成される。
ド線ＷＬ１，ＷＬ２……にそれぞれ接続されると共に、
ビット線ＤＧ１，ＣＤＧ１：ＤＧ２，ＣＤＧ２……に接
続され、図９（ｂ）に示すように、メモリセル用ドライ
バトランジスタＱＤ１，ＱＤ２と、メモリセル用トラン
スファトランジスタＱＴ１，ＱＴ２と、負荷抵抗Ｒとか
ら構成される。
【０００７】図１０〜図１２は高抵抗負荷型メモリセル
１０の動作を説明する波形図である。図９は実使用状態
からデータ保持モードに、またデータ保持モードから実
使用状態に遷移した時の高抵抗負荷型メモリセル１０の
動作波形図、図１１（ａ）（ｂ）はデータ保持モードか
ら実使用状態に遷移した時、カタログ記載時間Ｔ秒後に
読み出しをした際の高抵抗負荷型メモリセル１０の内部
動作波形図、図１２はα線照射時の高抵抗負荷型メモリ
セル１０のデータ保持接点ａ，ｂの動作波形図である。
１０の動作を説明する波形図である。図９は実使用状態
からデータ保持モードに、またデータ保持モードから実
使用状態に遷移した時の高抵抗負荷型メモリセル１０の
動作波形図、図１１（ａ）（ｂ）はデータ保持モードか
ら実使用状態に遷移した時、カタログ記載時間Ｔ秒後に
読み出しをした際の高抵抗負荷型メモリセル１０の内部
動作波形図、図１２はα線照射時の高抵抗負荷型メモリ
セル１０のデータ保持接点ａ，ｂの動作波形図である。
【０００８】上述した低消費電流動作とデータ保持モー
ドの両方をもつ１ＭビットのＳＲＡＭでは、高抵抗負荷
型メモリセル１０の高抵抗ポリシリコンの抵抗値を上げ
て低消費電流を実現した場合、データ保持モード電圧２
Ｖから低電圧動作電圧２．７Ｖの実使用状態に遷移した
時、高抵抗負荷型メモリセル１０のハイレベル側電位が
高抵抗を介して供給されるため、実使用状態の電源電位
まで電位が上昇するまでに時間がかかる。現在、量産さ
れている１ＭビットＳＲＡＭの高抵抗素子の抵抗値は、
仮にスタンバイ時の消費電流を１μＡ程度とすると１０
テラΩ程度の高抵抗値となる。
ドの両方をもつ１ＭビットのＳＲＡＭでは、高抵抗負荷
型メモリセル１０の高抵抗ポリシリコンの抵抗値を上げ
て低消費電流を実現した場合、データ保持モード電圧２
Ｖから低電圧動作電圧２．７Ｖの実使用状態に遷移した
時、高抵抗負荷型メモリセル１０のハイレベル側電位が
高抵抗を介して供給されるため、実使用状態の電源電位
まで電位が上昇するまでに時間がかかる。現在、量産さ
れている１ＭビットＳＲＡＭの高抵抗素子の抵抗値は、
仮にスタンバイ時の消費電流を１μＡ程度とすると１０
テラΩ程度の高抵抗値となる。
【０００９】また現在チップサイズ縮小が年々続いてお
り、メモリセルの高抵抗パターン自身も縮小されてい
る。また、ポリシリコンのリン注入量で決められる抵抗
値は、８〜１８テラΩと大きなばらつきを生じているの
で、セルデータを保持するセルドライビトランジスタの
トレイン接点の拡散層容量を１．３ｆＦ程度とすると、
実使用状態の電源電圧まで上昇する時間は、１．３ｆＦ
×８〜１８Ｅ12＝１０〜２３ｍｓｅｃとなる。しかし、
一般にカタログ記載の時間は、５ｍｓ程度であるので、
この高抵抗負荷型メモリセル１０のハイレベル側電位が
上昇する時間より前に、読み出し動作が行われなければ
ならない。しかし、ＳＲＡＭの低価格化によりチップサ
イズ縮小が進む時、セルサイズも縮小され、セルトラン
スファトランジスタ、セルドライバトランジスタの電流
能力比、すなわちセルドライバトランジスタの電流能力
÷セルトランスファトランジスタの電流能力（この値が
大きいほど、高抵抗負荷型メモリセルの電流保持能力が
よい）を維持することが困難となってきたため、高抵抗
負荷型メモリセルのハイレベル側電位とロウレベル側電
位の電位差が小さくなり、セルデータの破壊を生じてし
まう。
り、メモリセルの高抵抗パターン自身も縮小されてい
る。また、ポリシリコンのリン注入量で決められる抵抗
値は、８〜１８テラΩと大きなばらつきを生じているの
で、セルデータを保持するセルドライビトランジスタの
トレイン接点の拡散層容量を１．３ｆＦ程度とすると、
実使用状態の電源電圧まで上昇する時間は、１．３ｆＦ
×８〜１８Ｅ12＝１０〜２３ｍｓｅｃとなる。しかし、
一般にカタログ記載の時間は、５ｍｓ程度であるので、
この高抵抗負荷型メモリセル１０のハイレベル側電位が
上昇する時間より前に、読み出し動作が行われなければ
ならない。しかし、ＳＲＡＭの低価格化によりチップサ
イズ縮小が進む時、セルサイズも縮小され、セルトラン
スファトランジスタ、セルドライバトランジスタの電流
能力比、すなわちセルドライバトランジスタの電流能力
÷セルトランスファトランジスタの電流能力（この値が
大きいほど、高抵抗負荷型メモリセルの電流保持能力が
よい）を維持することが困難となってきたため、高抵抗
負荷型メモリセルのハイレベル側電位とロウレベル側電
位の電位差が小さくなり、セルデータの破壊を生じてし
まう。
【００１０】しかし、この電位上昇時間まで製品の使用
を停止していたのでは、システム全体が動作遅れとなり
問題となる。そこで低電圧書き込みを実現するためのワ
ード線昇圧電源回路を用いて、リード時もワード線を昇
圧する回路により、高抵抗負荷型メモリセルのハイレベ
ル側電位をビット線から供給させ、高抵抗負荷型メモリ
セルのハイレベル側、ロウレベウ側に電位差を与えるよ
うにしたものが、例えば、特開平５―６６７５号公報に
示すように考えられている。
を停止していたのでは、システム全体が動作遅れとなり
問題となる。そこで低電圧書き込みを実現するためのワ
ード線昇圧電源回路を用いて、リード時もワード線を昇
圧する回路により、高抵抗負荷型メモリセルのハイレベ
ル側電位をビット線から供給させ、高抵抗負荷型メモリ
セルのハイレベル側、ロウレベウ側に電位差を与えるよ
うにしたものが、例えば、特開平５―６６７５号公報に
示すように考えられている。
【００１１】まず、図１０により、実使用状態とデータ
保持モードとを遷移する場合の高抵抗負荷型メモリセル
１０のデータ保持接点ａ，ｂの動作を説明する。データ
保持モード時のワード線は接地レベルであるので、実使
用状態電圧ＶＣＣとデータ保持モード電圧ＶＤＲ間の電
圧変化に対してハイレベル側電位を保持する接点ａは高
抵抗素子Ｒと抵抗値と接点ａの負荷容量で決まる時定数
で電位が変化する。
保持モードとを遷移する場合の高抵抗負荷型メモリセル
１０のデータ保持接点ａ，ｂの動作を説明する。データ
保持モード時のワード線は接地レベルであるので、実使
用状態電圧ＶＣＣとデータ保持モード電圧ＶＤＲ間の電
圧変化に対してハイレベル側電位を保持する接点ａは高
抵抗素子Ｒと抵抗値と接点ａの負荷容量で決まる時定数
で電位が変化する。
【００１２】データ保持モードから実使用状態に遷移
し、カタログ記載時間Ｔ秒後にアドレス信号Ａ０〜Ａｎ
で選択されたワード線ＷＬ１をハイレベル電位に変化さ
せ読み出しを行なったとする。この時の動作として、ワ
ード線電位が上昇しない場合を図１１（ａ）、ワード線
電位が上昇した場合を図１１（ｂ）により説明する。図
１１（ａ）のように、ワード線電位が上昇しない場合、
接点ａの電位と実使用状態での電源電圧ＶＣＣとの電位
差がトランジスタＱＴ１のしきい値電圧よりも小さいの
で、トランジスタＱＴ１はオン状態にはならず、接点ａ
の電位は変化しない。
し、カタログ記載時間Ｔ秒後にアドレス信号Ａ０〜Ａｎ
で選択されたワード線ＷＬ１をハイレベル電位に変化さ
せ読み出しを行なったとする。この時の動作として、ワ
ード線電位が上昇しない場合を図１１（ａ）、ワード線
電位が上昇した場合を図１１（ｂ）により説明する。図
１１（ａ）のように、ワード線電位が上昇しない場合、
接点ａの電位と実使用状態での電源電圧ＶＣＣとの電位
差がトランジスタＱＴ１のしきい値電圧よりも小さいの
で、トランジスタＱＴ１はオン状態にはならず、接点ａ
の電位は変化しない。
【００１３】逆に、接点ｂはトランジスタＱＴ２がオン
状態となるため、ビット線ＣＤＧ１の負荷に溜った電荷
が流れ込む。この時、接点ａの電位をゲート接点とする
トランジスタＱＤ２は接点ａの電位が低いためにその電
流能力は小さく、そのため接点ｂの電位は上昇してしま
う。このためトランジスタＱＤ１がオン状態になり、今
度は接点ａの電位が落ち、接点ａと接点ｂの電位差がな
くなり、高抵抗負荷型メモリセル１０内のトランジスタ
能力のわずかなばらつきで、接点ａ，ｂの電位が逆転
し、セルデータが破壊されてしまう。
状態となるため、ビット線ＣＤＧ１の負荷に溜った電荷
が流れ込む。この時、接点ａの電位をゲート接点とする
トランジスタＱＤ２は接点ａの電位が低いためにその電
流能力は小さく、そのため接点ｂの電位は上昇してしま
う。このためトランジスタＱＤ１がオン状態になり、今
度は接点ａの電位が落ち、接点ａと接点ｂの電位差がな
くなり、高抵抗負荷型メモリセル１０内のトランジスタ
能力のわずかなばらつきで、接点ａ，ｂの電位が逆転
し、セルデータが破壊されてしまう。
【００１４】しかし、図１１（ｂ）のように、トランジ
スタＱＴ１のしきい値電圧よりも高い昇圧電圧ＶＢＢで
ワード線電位を昇圧した場合、今度はトランジスタＱＴ
１，ＱＴ２共にオン状態となり、ビット線からの電荷が
流れ込むことにより、接点ａの電位が上昇し、たとえ接
点ｂにビット線からの電荷が流れ込んでも、トランジス
タＱＤ２のゲート電位が高くなるため、その結果接点ｂ
の電位はあまり上昇しない。従って、高抵抗負荷型メモ
リセル１０に書き込まれたデータを破壊することなくデ
ータ読み出しが可能となる。
スタＱＴ１のしきい値電圧よりも高い昇圧電圧ＶＢＢで
ワード線電位を昇圧した場合、今度はトランジスタＱＴ
１，ＱＴ２共にオン状態となり、ビット線からの電荷が
流れ込むことにより、接点ａの電位が上昇し、たとえ接
点ｂにビット線からの電荷が流れ込んでも、トランジス
タＱＤ２のゲート電位が高くなるため、その結果接点ｂ
の電位はあまり上昇しない。従って、高抵抗負荷型メモ
リセル１０に書き込まれたデータを破壊することなくデ
ータ読み出しが可能となる。
【００１５】しかし、本来ワード線の電位上昇が必要な
時間は、上述のように１０〜２５ｍｓ程度であり、この
時間以上のワード線電位上昇はセルトランスファトラン
ジスタの電流能力が上るため、セルドライバトランジス
タとの電流能力比が減り、α線耐量が低下する欠点が発
生する。
時間は、上述のように１０〜２５ｍｓ程度であり、この
時間以上のワード線電位上昇はセルトランスファトラン
ジスタの電流能力が上るため、セルドライバトランジス
タとの電流能力比が減り、α線耐量が低下する欠点が発
生する。
【００１６】次に、α線照射の場合の動作について、図
１２により説明する。ワード線電位を上昇しない場合を
図１２（ａ）、上昇する場合を図１２（ｂ）とする。ワ
ード線電位を上昇した場合の方は、トランジスタＱＴ
１，ＱＴ２のゲート電圧が上り、その電流能力は向上す
ることになる。しかし、ワード線が選択されハイレベル
電位になった時、セルデータがロウレベル側の接点ｂの
電位はワード線電位を上昇させた図１２（ｂ）の方が、
ビット線からの電荷によりワード線電位を上昇しない場
合（図１２（ａ））よりも電位が上昇する。ここでα線
が時間ｔ０で照射された場合、接点ｂの電位が高い方
が、上述したドライバトランジスタＱＤ１とトランスフ
ァトランジスタＱＴ１の電流能力比が低下するため、ハ
イレベル電位にある接点ａがより電位低下が起きやすく
なり、セルデータが破壊さえやすくなる。
１２により説明する。ワード線電位を上昇しない場合を
図１２（ａ）、上昇する場合を図１２（ｂ）とする。ワ
ード線電位を上昇した場合の方は、トランジスタＱＴ
１，ＱＴ２のゲート電圧が上り、その電流能力は向上す
ることになる。しかし、ワード線が選択されハイレベル
電位になった時、セルデータがロウレベル側の接点ｂの
電位はワード線電位を上昇させた図１２（ｂ）の方が、
ビット線からの電荷によりワード線電位を上昇しない場
合（図１２（ａ））よりも電位が上昇する。ここでα線
が時間ｔ０で照射された場合、接点ｂの電位が高い方
が、上述したドライバトランジスタＱＤ１とトランスフ
ァトランジスタＱＴ１の電流能力比が低下するため、ハ
イレベル電位にある接点ａがより電位低下が起きやすく
なり、セルデータが破壊さえやすくなる。
【００１７】このためワード線を昇圧する時間を制御で
きる回路としたものが、図９に示した従来例である。こ
の回路は、ワード線の何れかが選択されたことを確認す
るため設けられたダミーワード線ＤＷＬ１により、ダミ
ーワード線ＤＷＬ１が昇圧電源電位となるまでの間、ワ
ード線昇圧電源回路１２を駆動する回路としている。
きる回路としたものが、図９に示した従来例である。こ
の回路は、ワード線の何れかが選択されたことを確認す
るため設けられたダミーワード線ＤＷＬ１により、ダミ
ーワード線ＤＷＬ１が昇圧電源電位となるまでの間、ワ
ード線昇圧電源回路１２を駆動する回路としている。
【００１８】
【発明が解決しようとする課題】上述したように本来ワ
ード線の電位上昇が必要とする時間は１０〜２５ｍｓ程
度であるが、従来の技術のダミーワード線ＤＷＬ１によ
りワード線昇圧電源回路１２を駆動する回路では、この
ような大幅な遅延時間を精度よく作り出すことは困難で
あり、また例えインバータで構成された遅延回路でも実
現させることは困難である。
ード線の電位上昇が必要とする時間は１０〜２５ｍｓ程
度であるが、従来の技術のダミーワード線ＤＷＬ１によ
りワード線昇圧電源回路１２を駆動する回路では、この
ような大幅な遅延時間を精度よく作り出すことは困難で
あり、また例えインバータで構成された遅延回路でも実
現させることは困難である。
【００１９】すなわち、この遅延回路をワースト条件で
構成するとしても、通常のＳＲＡＭの動作スピードはｎ
ｓｅｃ程度で動作するものであり、これに対してｍｓｅ
ｃは６桁以上のスピード差をもつ遅延回路を構成するこ
とになり、インバータの素子数を多数必要とし、そのた
めチップ面積も大きくなり、コスト高となり実用できな
い。
構成するとしても、通常のＳＲＡＭの動作スピードはｎ
ｓｅｃ程度で動作するものであり、これに対してｍｓｅ
ｃは６桁以上のスピード差をもつ遅延回路を構成するこ
とになり、インバータの素子数を多数必要とし、そのた
めチップ面積も大きくなり、コスト高となり実用できな
い。
【００２０】また抵抗Ｒ・容量Ｃからなる時限回路は、
製造条件によってばらつく高抵抗負荷型メモリセルの高
抵抗に合せた遅延時間をつくることは、極めて困難であ
る。それは、高抵抗素子が、ポリシリコンの製造条件に
より抵抗値が大きく変り、また、高抵抗負荷型メモリセ
ルの高抵抗素子数は、１ＭビットのＳＲＡＭで２００万
個もあるので、その抵抗値のばらつきはより大きなもの
となる。
製造条件によってばらつく高抵抗負荷型メモリセルの高
抵抗に合せた遅延時間をつくることは、極めて困難であ
る。それは、高抵抗素子が、ポリシリコンの製造条件に
より抵抗値が大きく変り、また、高抵抗負荷型メモリセ
ルの高抵抗素子数は、１ＭビットのＳＲＡＭで２００万
個もあるので、その抵抗値のばらつきはより大きなもの
となる。
【００２１】本発明の目的は、これらの問題を解決し、
１０〜２５ｍｓの遅延時間を精度よく、簡単な回路で構
成できるようにしたスタチック型半導体記憶回路を提供
することにある。
１０〜２５ｍｓの遅延時間を精度よく、簡単な回路で構
成できるようにしたスタチック型半導体記憶回路を提供
することにある。
【００２２】
【課題を解決するための手段】本発明のスタチック型半
導体記憶回路の構成は、複数ｍ本のワード線と複数ｎ本
のディジット線とにそれぞれ接続されたｍ×ｎ個のメモ
リ素子と、前記ｍ本のワード線のうち１または所定数の
ワード線を選択するワードデコーダと、前記選択された
ワード線の電位を電源電位以上に昇圧する昇圧電源回路
とを含むスタチック型半導体記憶装置において、前記昇
圧電源回路の立上りをチップ選択信号の立上りより所定
時間遅延させる時限回路を有することを特徴とする。
導体記憶回路の構成は、複数ｍ本のワード線と複数ｎ本
のディジット線とにそれぞれ接続されたｍ×ｎ個のメモ
リ素子と、前記ｍ本のワード線のうち１または所定数の
ワード線を選択するワードデコーダと、前記選択された
ワード線の電位を電源電位以上に昇圧する昇圧電源回路
とを含むスタチック型半導体記憶装置において、前記昇
圧電源回路の立上りをチップ選択信号の立上りより所定
時間遅延させる時限回路を有することを特徴とする。
【００２３】本発明において、時限回路が、第１の電圧
に接続された時定数を決める高抵抗の第１の抵抗素子を
介した第１端と前記第１の電圧より低い第２の電圧に低
抵抗の第２の抵抗素子を介して接続した第２端との電圧
差を検出する比較回路からなり、この比較回路の第１の
抵抗素子をメモリ素子の高負荷抵抗素子と同じ形状とす
ることができ、また比較回路を、第１の抵抗素子に一方
のゲートが接続され、他方のゲートに第２の抵抗素子が
接続された一対のトランジスタからなるものとできる。
に接続された時定数を決める高抵抗の第１の抵抗素子を
介した第１端と前記第１の電圧より低い第２の電圧に低
抵抗の第２の抵抗素子を介して接続した第２端との電圧
差を検出する比較回路からなり、この比較回路の第１の
抵抗素子をメモリ素子の高負荷抵抗素子と同じ形状とす
ることができ、また比較回路を、第１の抵抗素子に一方
のゲートが接続され、他方のゲートに第２の抵抗素子が
接続された一対のトランジスタからなるものとできる。
【００２４】さらに、時定数を決める第１の抵抗素子
が、メモリ素子の高負荷抵抗素子と同じマスクパターン
を用いて同じ製造工程で製造されたものとし、第２の抵
抗素子を、メモリ素子の高負荷抵抗素子と同じ形状で形
成することができる。
が、メモリ素子の高負荷抵抗素子と同じマスクパターン
を用いて同じ製造工程で製造されたものとし、第２の抵
抗素子を、メモリ素子の高負荷抵抗素子と同じ形状で形
成することができる。
【００２５】さらに、時限回路が、同一半導体装置上に
形成された複数の時限回路の出力信号の論理積を用いた
ものとし、複数の時限回路を、それらの定電流生成部と
負荷回路部とを共通の回路を用いることができる。
形成された複数の時限回路の出力信号の論理積を用いた
ものとし、複数の時限回路を、それらの定電流生成部と
負荷回路部とを共通の回路を用いることができる。
【００２６】
【発明の実施の形態】次に本発明の実施形態を図面によ
り説明する。 図１（ａ）（ｂ）は本発明の一実施形態
の時限回路を用いたＳＲＡＭのブロック図およびそのメ
モリセル部の回路図である。本実施形態においては、図
９の従来例のダミーワード線ＤＷＬ１の代りに、ワード
線昇圧電源回路１２を制御するための時限回路１１を用
いた構成となっている。なお、高抵抗負荷セル１０の構
成は、図１（ｂ）のように従来例と同様の構成となって
いる。この高抵抗負荷セル１０の一部のマスクパターン
は、図２（ａ）（ｂ）のマスクパターン図およびその断
面図に示すような配置となっている。
り説明する。 図１（ａ）（ｂ）は本発明の一実施形態
の時限回路を用いたＳＲＡＭのブロック図およびそのメ
モリセル部の回路図である。本実施形態においては、図
９の従来例のダミーワード線ＤＷＬ１の代りに、ワード
線昇圧電源回路１２を制御するための時限回路１１を用
いた構成となっている。なお、高抵抗負荷セル１０の構
成は、図１（ｂ）のように従来例と同様の構成となって
いる。この高抵抗負荷セル１０の一部のマスクパターン
は、図２（ａ）（ｂ）のマスクパターン図およびその断
面図に示すような配置となっている。
【００２７】このマスクパターンは、図２のように、半
導体基板上に拡散層３１，３２を設け、これら拡散層３
１，３２の上に絶縁層を介してゲートポリシリコン３
３，３４が形成され、これらゲートポリシリコン３３，
３４の上に絶縁層を介して第２ポリシリコン３５，３６
が形成さえ、これら第２ポリシリコン３５，３６の間に
拡散層アルミコンタクト３７が形成されている。
導体基板上に拡散層３１，３２を設け、これら拡散層３
１，３２の上に絶縁層を介してゲートポリシリコン３
３，３４が形成され、これらゲートポリシリコン３３，
３４の上に絶縁層を介して第２ポリシリコン３５，３６
が形成さえ、これら第２ポリシリコン３５，３６の間に
拡散層アルミコンタクト３７が形成されている。
【００２８】図３は図１の時限回路１１の回路図であ
る。この時限回路１１は、図のように、カレントミラー
型センスアンプからなり、Ｎチャネル型ＭＯＳトランジ
スタＱ１〜Ｑ５，Ｐチャネル型ＭＯＳトランジスタＱ
６，７、抵抗素子Ｒ１〜Ｒ４から構成される。電源電圧
を高抵抗（１０テラΩ程度）の第１の抵抗素子Ｒ１を介
してゲートに接続したトランジスタＱ１と、電源電圧を
抵抗Ｒ３，４で分圧した電圧を低抵抗（１ＭΩ程度）の
第２の抵抗素子Ｒ２を介してゲートに接続したトランジ
スタＱ２とで比較回路を構成し、これらに接続したトラ
ンジスタＱ３，４がチップ選択信号ＣＥによりオン・オ
フ制御され、ミラー回路である負荷トランジスタＱ６，
７と接続されている。
る。この時限回路１１は、図のように、カレントミラー
型センスアンプからなり、Ｎチャネル型ＭＯＳトランジ
スタＱ１〜Ｑ５，Ｐチャネル型ＭＯＳトランジスタＱ
６，７、抵抗素子Ｒ１〜Ｒ４から構成される。電源電圧
を高抵抗（１０テラΩ程度）の第１の抵抗素子Ｒ１を介
してゲートに接続したトランジスタＱ１と、電源電圧を
抵抗Ｒ３，４で分圧した電圧を低抵抗（１ＭΩ程度）の
第２の抵抗素子Ｒ２を介してゲートに接続したトランジ
スタＱ２とで比較回路を構成し、これらに接続したトラ
ンジスタＱ３，４がチップ選択信号ＣＥによりオン・オ
フ制御され、ミラー回路である負荷トランジスタＱ６，
７と接続されている。
【００２９】図４（ａ）（ｂ）は図３の時限回路１１の
一部のマスクパターン図およびその断面図である。この
マスクパターンは、図４（ａ）のように配置されてい
る。このマスクパターンの一部の回路部１６は、その比
較回路部分が図１（ｂ）の高抵抗負荷セル１０の部分と
類似しているので、図２に示される高抵抗負荷セル１０
のマスクパターンの一部をそのまま使用することができ
るという特徴がある。その構造は、図２と同様に、半導
体基板上に拡散層４１，４２を設け、これら拡散層４
１，４２の上に絶縁層を介してゲートポリシリコン４
３，４４が形成され、これらゲートポリシリコン４３，
４４の上に絶縁層を介して第２ポリシリコン４５，４６
が形成さえ、これら第２ポリシリコン４５，４６の間に
拡散層アルミコンタクト４７が形成されている。
一部のマスクパターン図およびその断面図である。この
マスクパターンは、図４（ａ）のように配置されてい
る。このマスクパターンの一部の回路部１６は、その比
較回路部分が図１（ｂ）の高抵抗負荷セル１０の部分と
類似しているので、図２に示される高抵抗負荷セル１０
のマスクパターンの一部をそのまま使用することができ
るという特徴がある。その構造は、図２と同様に、半導
体基板上に拡散層４１，４２を設け、これら拡散層４
１，４２の上に絶縁層を介してゲートポリシリコン４
３，４４が形成され、これらゲートポリシリコン４３，
４４の上に絶縁層を介して第２ポリシリコン４５，４６
が形成さえ、これら第２ポリシリコン４５，４６の間に
拡散層アルミコンタクト４７が形成されている。
【００３０】図４（ａ）の時限回路１１の一部のマスク
パターンにおいては、図２の高抵抗負荷メモリセル１０
の高抵抗素子ＲとセルドライバトランジスタＱＤ２，セ
ルトランスファトランジスタＱＴ２の部分を、図４
（ａ）の時限回路１１の抵抗Ｒ１，トランジスタＱ１，
Ｑ３とし、図２のセルドライバトランジスタＱＤ１，セ
ルトランスファトランジスタＱＴ１と同じトランジスタ
部分を、図４（ａ）のようにゲードポリシリコンを接続
して接地に固定している。このような構成により、図３
の接点ｄの負荷容量は、高抵抗負荷メモリセル１０の内
接点ａの負荷容量と同じにすることが可能となる。
パターンにおいては、図２の高抵抗負荷メモリセル１０
の高抵抗素子ＲとセルドライバトランジスタＱＤ２，セ
ルトランスファトランジスタＱＴ２の部分を、図４
（ａ）の時限回路１１の抵抗Ｒ１，トランジスタＱ１，
Ｑ３とし、図２のセルドライバトランジスタＱＤ１，セ
ルトランスファトランジスタＱＴ１と同じトランジスタ
部分を、図４（ａ）のようにゲードポリシリコンを接続
して接地に固定している。このような構成により、図３
の接点ｄの負荷容量は、高抵抗負荷メモリセル１０の内
接点ａの負荷容量と同じにすることが可能となる。
【００３１】従って、電圧ＶDRから電圧ＶCCまでに遷移
した時、図３の接点ｄの動作と高抵抗負荷メモリセル１
０の内接点ａが電圧ＶCCに至るまでの動作とを同じにす
ることができる。なお、図３の回路部１６の他のトラン
ジスタＱ２，Ｑ４は、セルアレイを利用して図２に示す
ように、隣接する高抵抗負荷メモリセル１０のセルドラ
イバトランジスタ、セルトランスファトランジスタを利
用することができる。
した時、図３の接点ｄの動作と高抵抗負荷メモリセル１
０の内接点ａが電圧ＶCCに至るまでの動作とを同じにす
ることができる。なお、図３の回路部１６の他のトラン
ジスタＱ２，Ｑ４は、セルアレイを利用して図２に示す
ように、隣接する高抵抗負荷メモリセル１０のセルドラ
イバトランジスタ、セルトランスファトランジスタを利
用することができる。
【００３２】図３の接点ｄをカレントミラー型センスア
ンプの入力として用い、もう一方の入力は、電源電圧に
対して追従できるように、その抵抗値をメガΩ程度にす
るように、通常高抵抗となるようリン注入をする高抵抗
ポリシリコンとは、向きを反対にし、抵抗素子Ｒ２とし
て使用する。また、使用しないその他の拡散層やゲート
ポシリコン、抵抗素子としてのポリシリコンは、そのま
まダミー回路として残しておく。
ンプの入力として用い、もう一方の入力は、電源電圧に
対して追従できるように、その抵抗値をメガΩ程度にす
るように、通常高抵抗となるようリン注入をする高抵抗
ポリシリコンとは、向きを反対にし、抵抗素子Ｒ２とし
て使用する。また、使用しないその他の拡散層やゲート
ポシリコン、抵抗素子としてのポリシリコンは、そのま
まダミー回路として残しておく。
【００３３】図３のその他のトランジスタＱ５〜Ｑ７と
抵抗素子Ｒ３，Ｒ４とインバータ論理回路１７は、他の
場所で形成し、高抵抗負荷メモリセル１０で使用するビ
ット線アルミ配線ＤＧ１，ＤＧ２を利用し、また図２の
高抵抗負荷セル１０の接地として使用する第２ポリシリ
コンを利用し配線接続している。
抵抗素子Ｒ３，Ｒ４とインバータ論理回路１７は、他の
場所で形成し、高抵抗負荷メモリセル１０で使用するビ
ット線アルミ配線ＤＧ１，ＤＧ２を利用し、また図２の
高抵抗負荷セル１０の接地として使用する第２ポリシリ
コンを利用し配線接続している。
【００３４】本実施形態の時限回路１１の動作につい
て、図５，図６の動作波形図により説明する。この時限
回路１１は、高抵抗負荷メモリセル１０の内接点ａが電
圧ＶCCに飽和する以前に、チップ選択信号ＣＥが入力さ
れた場合（図５の時間ｔ１），図６（ａ）のように、接
点ｄは接点ｃに対してその電位が低いため、カレントミ
ラー型センスアンプの出力ｘはハイレベル電位となり、
インバータ１７の論理出力ｚはロウレベルとなる。この
時、ワード線昇圧電源回路１２が動作するようにする。
また、電圧ＶCCに飽和した以降に、チップ選択信号ＣＥ
が入力された場合（図５の時間ｔ２）は、逆に図６
（ｂ）のように、接点ｘがロウレベル、インバータ１７
の論理出力ｚはハイレベルとなり、この時ワード線昇圧
電源回路１２が動作しないようにしている。
て、図５，図６の動作波形図により説明する。この時限
回路１１は、高抵抗負荷メモリセル１０の内接点ａが電
圧ＶCCに飽和する以前に、チップ選択信号ＣＥが入力さ
れた場合（図５の時間ｔ１），図６（ａ）のように、接
点ｄは接点ｃに対してその電位が低いため、カレントミ
ラー型センスアンプの出力ｘはハイレベル電位となり、
インバータ１７の論理出力ｚはロウレベルとなる。この
時、ワード線昇圧電源回路１２が動作するようにする。
また、電圧ＶCCに飽和した以降に、チップ選択信号ＣＥ
が入力された場合（図５の時間ｔ２）は、逆に図６
（ｂ）のように、接点ｘがロウレベル、インバータ１７
の論理出力ｚはハイレベルとなり、この時ワード線昇圧
電源回路１２が動作しないようにしている。
【００３５】従って、本実施形態では、データ保持モー
ド電圧ＶＤＲから実使用状態電圧ＶＣＣに移行する際
に、ワード昇圧を必要とする時間は、高抵抗負荷メモリ
セルの高抵抗素子とドライバトランジスタのドレイン接
点の拡散層容量とのＣＲ時定数で求められるので、これ
を本実施形態のように、高抵抗負荷メモリセルの高抵抗
素子とドライバトランジスタとをそのままの形状で、時
限回路を構成するセンスアンプの入力とすることによ
り、このセンスアンプの動作を、高抵抗負荷メモリセル
のハイレベル側接点と同じ動作とすることができる。こ
のため時限回路の出力がロウレベルとなる間だけワード
線昇圧電源回路が動作するようにＳＲＡＭを構成するこ
とで、ワード昇圧動作時間を１０〜２５ｍｓとすること
ができる。
ド電圧ＶＤＲから実使用状態電圧ＶＣＣに移行する際
に、ワード昇圧を必要とする時間は、高抵抗負荷メモリ
セルの高抵抗素子とドライバトランジスタのドレイン接
点の拡散層容量とのＣＲ時定数で求められるので、これ
を本実施形態のように、高抵抗負荷メモリセルの高抵抗
素子とドライバトランジスタとをそのままの形状で、時
限回路を構成するセンスアンプの入力とすることによ
り、このセンスアンプの動作を、高抵抗負荷メモリセル
のハイレベル側接点と同じ動作とすることができる。こ
のため時限回路の出力がロウレベルとなる間だけワード
線昇圧電源回路が動作するようにＳＲＡＭを構成するこ
とで、ワード昇圧動作時間を１０〜２５ｍｓとすること
ができる。
【００３６】また、高抵抗負荷メモリセルの形状と全く
同じマスクパターンあるいはマスクバターン露光条件に
よりばらつく抵抗素子のポリシリコンの最大幅または最
小幅で形成した抵抗素子を使用した時限回路１１を用い
ているので、リン注入量やポリシリコン形成時のマスク
パターン露光条件等の製造条件のばらつきがあったとし
ても、高抵抗負荷メモリセルのばらつきを時限回路にも
反映させることができる。さらに高抵抗素子のばらつき
に対しても、時限回路自身や高抵抗負荷メモリセル形状
を用いたセンスアンプを複数使用することで、ワースト
条件に合せた遅延時間をつくることができる。
同じマスクパターンあるいはマスクバターン露光条件に
よりばらつく抵抗素子のポリシリコンの最大幅または最
小幅で形成した抵抗素子を使用した時限回路１１を用い
ているので、リン注入量やポリシリコン形成時のマスク
パターン露光条件等の製造条件のばらつきがあったとし
ても、高抵抗負荷メモリセルのばらつきを時限回路にも
反映させることができる。さらに高抵抗素子のばらつき
に対しても、時限回路自身や高抵抗負荷メモリセル形状
を用いたセンスアンプを複数使用することで、ワースト
条件に合せた遅延時間をつくることができる。
【００３７】本実施形態の高抵抗負荷型メモリセル１０
の抵抗素子Ｒは、その製作時のマスクパターンの露光条
件のばらつきにより、ポリシリコンの幅のばらつきが生
ずるため、このばらつき量の最大またほ最小となる幅の
ポリシリコンで形成された抵抗素子Ｒ１をあらかじめ時
限回路１１に用いて、ワード線昇圧を必要とする時間の
ばらつきの最大値の時間となるように、時限回路１１を
構成することができる。
の抵抗素子Ｒは、その製作時のマスクパターンの露光条
件のばらつきにより、ポリシリコンの幅のばらつきが生
ずるため、このばらつき量の最大またほ最小となる幅の
ポリシリコンで形成された抵抗素子Ｒ１をあらかじめ時
限回路１１に用いて、ワード線昇圧を必要とする時間の
ばらつきの最大値の時間となるように、時限回路１１を
構成することができる。
【００３８】また、図７の本発明の第２の実施形態の回
路図に示すように、図３に示すような時限回路１１を複
数個用意し、全ての時限回路１１の出力をＡＮＤ回路１
８を介して出力することにより、全ての時限回路１１の
出力がハイレベルとなった時、昇圧電源回路１２を停止
するようにして、最悪条件の場合を考慮した構成とする
こともできる。
路図に示すように、図３に示すような時限回路１１を複
数個用意し、全ての時限回路１１の出力をＡＮＤ回路１
８を介して出力することにより、全ての時限回路１１の
出力がハイレベルとなった時、昇圧電源回路１２を停止
するようにして、最悪条件の場合を考慮した構成とする
こともできる。
【００３９】さらに、図８の本発明の第３の実施形態の
回路図のように、図３の高抵抗負荷メモリセル１０のセ
ルパターンを複数個用意し、これらを並列接続した回路
によりセンスアンプを構成することも考えられる。これ
らは、いずれも図６の場合と同様に動作する。また、こ
れら実施形態では、センスアンプの形式を、カレントミ
ラー型センスアンプとしたが、差動型センスアンプでも
同様に構成することができる。
回路図のように、図３の高抵抗負荷メモリセル１０のセ
ルパターンを複数個用意し、これらを並列接続した回路
によりセンスアンプを構成することも考えられる。これ
らは、いずれも図６の場合と同様に動作する。また、こ
れら実施形態では、センスアンプの形式を、カレントミ
ラー型センスアンプとしたが、差動型センスアンプでも
同様に構成することができる。
【００４０】
【発明の効果】以上説明したように本発明の構成によれ
ば、高抵抗負荷メモリセルのハイレベル側接点が電源電
位まで上昇するのに必要な時間１０〜２５ｍｓ程度、ワ
ード線昇圧電源回路を動作させる精度の高い時限回路を
実現することができ、また製造条件によりばらつく高抵
抗負荷メモリセルの高抵抗素子に合せた遅延時間を精度
よく形成することができるという効果がある。
ば、高抵抗負荷メモリセルのハイレベル側接点が電源電
位まで上昇するのに必要な時間１０〜２５ｍｓ程度、ワ
ード線昇圧電源回路を動作させる精度の高い時限回路を
実現することができ、また製造条件によりばらつく高抵
抗負荷メモリセルの高抵抗素子に合せた遅延時間を精度
よく形成することができるという効果がある。
【図１】本発明の一実施形態の回路構成を示すブロック
およびそのセル部の回路図。
およびそのセル部の回路図。
【図２】図１の高抵抗負荷セルのマスクパターン図およ
びその断面図。
びその断面図。
【図３】図１の時限回路の一例の回路図。
【図４】図１の時限回路の一部のマスクパターン図およ
びその断面図。
びその断面図。
【図５】図１の時限回路の動作を説明する動作波形図。
【図６】図１の時限回路の動作を説明する動作波形図。
【図７】本発明の第２の実施形態の時限回路を含む回路
の回路図。
の回路図。
【図８】本発明の第３の実施形態の時限回路を含む回路
の回路図。
の回路図。
【図９】従来例のＳＲＡＭの回路構成を示すブロック図
およびそのセル部の回路図。
およびそのセル部の回路図。
【図１０】図９の回路動作を説明する動作波形図。
【図１１】図９の時限回路の動作を説明する動作波形
図。
図。
【図１２】図９の時限回路の動作を説明する動作波形
図。
図。
１０ 高抵抗負荷型セル １１，１１ａ〜ｎ 時限回路 １２ 昇圧電源回路 １３ ポリワードデコータ １３ａ〜ｃ，２１〜２５，２Ｎ，２ｎ フリッププロ
ップ １４，１７ ＡＮＤ回路 １６ 制御部 １８ インバータ １９ バッファ回路 ２１ 制御信号 ３１，３２，４１，４２ 拡散層 ３３，３４，４３，４４ ゲートポリシリコン ３５，３６，４５，４６ 第２ポリシリコン ３７，４７ 拡散層アルミコンタクト Ａ０〜Ａｎ アドレス入力 ＤＧ１，ＤＧ２，ＣＤＧ１，ＣＤＧ２ ビット線 Ｑ１〜Ｑ５ Ｎチャネル型ＭＯＳトランジスタ Ｑ６，Ｑ７ Ｐチャネル型ＭＯＳトランジスタ ＱＤ１，ＱＤ２ メモリセル用ドライバトランジスタ ＱＴ１，ＱＴ２ メモリセル用トランスファトランジ
スタ Ｒ，Ｒ１〜Ｒ４ 高抵抗素子 ＷＬ１，ＷＬ２ ワード線
ップ １４，１７ ＡＮＤ回路 １６ 制御部 １８ インバータ １９ バッファ回路 ２１ 制御信号 ３１，３２，４１，４２ 拡散層 ３３，３４，４３，４４ ゲートポリシリコン ３５，３６，４５，４６ 第２ポリシリコン ３７，４７ 拡散層アルミコンタクト Ａ０〜Ａｎ アドレス入力 ＤＧ１，ＤＧ２，ＣＤＧ１，ＣＤＧ２ ビット線 Ｑ１〜Ｑ５ Ｎチャネル型ＭＯＳトランジスタ Ｑ６，Ｑ７ Ｐチャネル型ＭＯＳトランジスタ ＱＤ１，ＱＤ２ メモリセル用ドライバトランジスタ ＱＴ１，ＱＴ２ メモリセル用トランスファトランジ
スタ Ｒ，Ｒ１〜Ｒ４ 高抵抗素子 ＷＬ１，ＷＬ２ ワード線
Claims (7)
- 【請求項１】 複数ｍ本のワード線と複数ｎ本のディジ
ット線とにそれぞれ接続されたｍ×ｎ個のメモリ素子
と、前記ｍ本のワード線のうち１または所定数のワード
線を選択するワードデコーダと、前記選択されたワード
線の電位を電源電位以上に昇圧する昇圧電源回路とを含
むスタチック型半導体記憶装置において、前記昇圧電源
回路の立上りをチップ選択信号の立上りより所定時間遅
延させる時限回路を有することを特徴とするスタチック
型半導体記憶装置。 - 【請求項２】 時限回路が、第１の電圧に接続された時
定数を決める高抵抗の第１の抵抗素子を介した第１端と
前記第１の電圧より低い第２の電圧に低抵抗の第２の抵
抗素子を介して接続した第２端との電圧差を検出する比
較回路からなり、この比較回路の第１の抵抗素子をメモ
リ素子の高負荷抵抗素子と同じ形状とした請求項１記載
のスタチック型半導体記憶装置。 - 【請求項３】 比較回路が、第１の抵抗素子に一方のゲ
ートが接続され、他方のゲートに第２の抵抗素子が接続
された一対のトランジスタからなる請求項３記載のスタ
チック型半導体記憶装置。 - 【請求項４】 時定数を決める第１の抵抗素子が、メモ
リ素子の高負荷抵抗素子と同じマスクパターンを用いて
同じ製造工程で製造されたものである請求項２または３
記載のスタチック型半導体記憶装置。 - 【請求項５】 第２の抵抗素子が、メモリ素子の高負荷
抵抗素子と同じ形状で形成された請求項２または３記載
のスタチック型半導体記憶装置。 - 【請求項６】 時限回路が、同一半導体装置上に形成さ
れた複数の時限回路の出力信号の論理積を用いたものか
らなる請求項２，３たは４記載のスタチック型半導体記
憶装置。 - 【請求項７】 複数の時限回路は、それらの定電流生成
部と負荷回路部とを共通の回路を用いたものである請求
項２または３記載のスタチック型半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04404097A JP3220035B2 (ja) | 1997-02-27 | 1997-02-27 | スタチック型半導体記憶装置 |
| US09/019,404 US5936911A (en) | 1997-02-27 | 1998-02-05 | Static type semiconductor memory device with timer circuit |
| EP98102345A EP0862181B1 (en) | 1997-02-27 | 1998-02-11 | Static type semiconductor memory device with timer circuit |
| DE69818325T DE69818325T2 (de) | 1997-02-27 | 1998-02-11 | Statische Halbleiterspeicheranordnung mit Zeitgeberschaltung |
| KR1019980005787A KR100309899B1 (ko) | 1997-02-27 | 1998-02-24 | 타이머회로를갖는스태틱형반도체메모리장치 |
| CN98105407A CN1192029A (zh) | 1997-02-27 | 1998-02-27 | 具有定时电路的静态半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04404097A JP3220035B2 (ja) | 1997-02-27 | 1997-02-27 | スタチック型半導体記憶装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11324048A Division JP2000132976A (ja) | 1999-11-15 | 1999-11-15 | スタチック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10241372A true JPH10241372A (ja) | 1998-09-11 |
| JP3220035B2 JP3220035B2 (ja) | 2001-10-22 |
Family
ID=12680517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04404097A Expired - Fee Related JP3220035B2 (ja) | 1997-02-27 | 1997-02-27 | スタチック型半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5936911A (ja) |
| EP (1) | EP0862181B1 (ja) |
| JP (1) | JP3220035B2 (ja) |
| KR (1) | KR100309899B1 (ja) |
| CN (1) | CN1192029A (ja) |
| DE (1) | DE69818325T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008152901A (ja) * | 2006-11-09 | 2008-07-03 | Toshiba Corp | ワード線信号を選択的にイネーブルすることによりメモリ信頼性を向上させるシステム及び方法 |
| JP2011138570A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Corp | ワード線駆動回路 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141240A (en) * | 1998-09-17 | 2000-10-31 | Texas Instruments Incorporated | Apparatus and method for static random access memory array |
| US6198670B1 (en) | 1999-06-22 | 2001-03-06 | Micron Technology, Inc. | Bias generator for a four transistor load less memory cell |
| JP2001067048A (ja) * | 1999-08-31 | 2001-03-16 | Hitachi Ltd | 液晶表示装置 |
| KR100391152B1 (ko) | 2000-11-23 | 2003-07-12 | 삼성전자주식회사 | 조기동작 고전압 발생기를 가지는 반도체 장치 및 그에따른 고전압 공급방법 |
| US6496439B1 (en) * | 2001-06-29 | 2002-12-17 | Stmicroelectronics, Inc. | Content addressable memory (CAM) with battery back-up and low current, stand-by mode controller |
| JP4454925B2 (ja) * | 2002-10-29 | 2010-04-21 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| US7046572B2 (en) * | 2003-06-16 | 2006-05-16 | International Business Machines Corporation | Low power manager for standby operation of memory system |
| KR100583317B1 (ko) * | 2003-12-16 | 2006-05-25 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 구동장치 및 구동방법 |
| US7411853B2 (en) * | 2005-11-17 | 2008-08-12 | Altera Corporation | Volatile memory elements with elevated power supply levels for programmable logic device integrated circuits |
| JP2007164922A (ja) * | 2005-12-15 | 2007-06-28 | Matsushita Electric Ind Co Ltd | デコーダ回路 |
| KR100776762B1 (ko) * | 2006-08-11 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US9875788B2 (en) * | 2010-03-25 | 2018-01-23 | Qualcomm Incorporated | Low-power 5T SRAM with improved stability and reduced bitcell size |
| US8659972B2 (en) * | 2011-09-12 | 2014-02-25 | Qualcomm Incorporated | Adaptive read wordline voltage boosting apparatus and method for multi-port SRAM |
| CN102760487A (zh) * | 2012-08-09 | 2012-10-31 | 安徽大学 | 一种高性能静态随机存储器内部最优分级的方法及其架构 |
| US9842634B2 (en) * | 2015-02-23 | 2017-12-12 | Qualcomm Incorporated | Wordline negative boost write-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) write port(s), and related systems and methods |
| CN107591178B (zh) * | 2016-07-06 | 2021-01-15 | 展讯通信（上海）有限公司 | 静态随机存储器阵列的字线抬升方法及装置 |
| CN108281165A (zh) * | 2017-01-06 | 2018-07-13 | 旺宏电子股份有限公司 | 存储器装置的操作方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63282992A (ja) * | 1987-05-15 | 1988-11-18 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
| US4896297A (en) * | 1987-10-23 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Circuit for generating a boosted signal for a word line |
| JPH03156795A (ja) * | 1989-11-15 | 1991-07-04 | Toshiba Micro Electron Kk | 半導体メモリ回路装置 |
| US5132931A (en) * | 1990-08-28 | 1992-07-21 | Analog Devices, Inc. | Sense enable timing circuit for a random access memory |
| JPH056675A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | スタテイツク型半導体メモリ装置 |
| KR0135699B1 (ko) * | 1994-07-11 | 1998-04-24 | 김주용 | 셀프-리프레쉬 가능한 듀얼포트 동적 캠셀 및 리프레쉬장치 |
| JPH08111094A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | スタチック型半導体記憶装置 |
| JPH09231767A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | スタティック型半導体記憶装置 |
-
1997
- 1997-02-27 JP JP04404097A patent/JP3220035B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-05 US US09/019,404 patent/US5936911A/en not_active Expired - Fee Related
- 1998-02-11 DE DE69818325T patent/DE69818325T2/de not_active Expired - Fee Related
- 1998-02-11 EP EP98102345A patent/EP0862181B1/en not_active Expired - Lifetime
- 1998-02-24 KR KR1019980005787A patent/KR100309899B1/ko not_active IP Right Cessation
- 1998-02-27 CN CN98105407A patent/CN1192029A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008152901A (ja) * | 2006-11-09 | 2008-07-03 | Toshiba Corp | ワード線信号を選択的にイネーブルすることによりメモリ信頼性を向上させるシステム及び方法 |
| JP2011138570A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Corp | ワード線駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0862181B1 (en) | 2003-09-24 |
| DE69818325D1 (de) | 2003-10-30 |
| US5936911A (en) | 1999-08-10 |
| KR19980071654A (ko) | 1998-10-26 |
| EP0862181A2 (en) | 1998-09-02 |
| JP3220035B2 (ja) | 2001-10-22 |
| DE69818325T2 (de) | 2004-07-01 |
| CN1192029A (zh) | 1998-09-02 |
| KR100309899B1 (ko) | 2001-12-12 |
| EP0862181A3 (en) | 1999-07-07 |
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