KR20000021368A - 리페어 퓨즈 제어 회로 - Google Patents

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윤정희
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김영환
현대전자산업 주식회사
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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 셀을 이용한 리페어 퓨즈 제어 회로에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
리페어 퓨즈를 제어하기 위한 래치 회로에 사용된 플래쉬 셀의 초기치 불안정으로 인한 리페어 퓨즈의 오동작을 방지함.
3.발명의 해결방법의 요지
플래쉬 셀을 포함하는 래치 구조에서 데이터를 지속적으로 유지하기 위한 래치 회로와 불량난 어드레스가 기억되는 플래쉬 셀을 분리시켜 줌.
4.발명의 중요한 용도
메모리 소자의 리페어 퓨즈 제어 회로.

Description

리페어 퓨즈 제어 회로
본 발명은 리페어 퓨즈(Repair Fuse) 제어 회로에 관한 것으로, 특히 플래쉬 셀을 포함하는 래치 구조에서 래치 회로와 어드레스가 기억되는 플래쉬 셀을 분리시켜 줌으로써 초기에 리페어 퓨즈 제어 회로를 안정되게 래치 할 수 있는 플래쉬 셀의 리페어 퓨즈 제어 회로에 관한 것이다.
일반적으로, 리페어 퓨즈 제어 회로는 플래쉬 메모리 셀과 같은 비휘발성 메모리 셀에서 불량난 어드레스에 대해 리페어 퓨즈를 전기적으로 리페어 하고자 할 때 사용된다.
도 1은 종래의 리페어 퓨즈 제어 회로도로서, 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)와 플래쉬 셀의 프로그램 바이어스 전압인 제 1 바이어스 전압(S1)을 각각 입력으로 하는 제 1 및 제 2 플래쉬 셀(2 및 3)에 의해 크로스 래치(Cross latch) 구조를 이루는 래치 회로(1)와, 상기 래치 회로(1)의 제 1 출력 노드(K1) 및 접지 단자(Vss) 간에 직렬로 접속되며, 제 1 인버터(I1)를 경유한 읽기(Read) 동작 전압인 제 2 바이어스 전압(S2) 및 제 2 인버터(I2)를 경유한 외부 어드레스(A)의 입력에 따라 구동되는 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)와, 상기 래치 회로(1)의 제 2 출력 노드(K2) 및 접지 단자(Vss) 간에 직렬로 접속되며, 상기 제 1 인버터(I1)를 경유한 읽기 동작 전압인 제 2 바이어스 전압(S2) 및 외부 어드레스(A)의 입력에 따라 구동되는 제 3 및 제 4 트랜지스터(N3 및 N4)와, 상기 래치 회로(1)의 출력인 제 1 출력 노드(K1)의 전압 및 상기 제 1 인버터(I1)를 경유한 제 2 바이어스 전압(S2)의 입력에 따라 전압 제어 신호를 출력하는 노아(NOR) 게이트 회로(6)와, 상기 노아 게이트 회로(6)의 출력에 따라 외부 어드레스(A) 및 반전된 외부 어드레스(A)를 선택적으로 출력하여 리페어 하기 위한 제 1 및 제 2 전송 게이트(4 및 5)로 구성된다.
상술한 바와 같이 구성된 종래의 리페어 퓨즈 제어 회로의 동작을 설명하면 다음과 같다.
래치 회로(1)의 제 1 및 제 2 플래쉬 셀(2 및 3)은 전기적로 프로그램이 가능한 플래쉬 메모리 소자로 구성되며, 각각의 플래쉬 셀(2 및 3)들은 초기에 자외선에 의해 소거된 셀(UV Erase) 또는 소거(Erase)된 셀로서, 래치 회로의 각 출력 노드(K1 및 K2)의 초기 상태를 유지시켜 주게 된다.
초기 상태에서 래치 회로(1)의 제 1 및 제 2 플래쉬 셀(2 및 3)의 프로그램 바이어스 전압인 제 1 바이어스 전압(S1)은 로우(Low) 상태, 읽기 동작을 위한 제 2 바이어스 전압(S2)은 하이(High) 상태, 외부 어드레스(A)는 로우 상태라고 가정하면, 래치 회로(1)의 제 1 플래쉬 셀(2)은 셀이 하나이고, 제 2 플래쉬 셀(3)은 셀이 두 개 이므로 제 2 플래쉬 셀(3)을 통해 흐르는 전류는 제 1 플래쉬 셀(2)을 통해 흐르는 전류의 2배가 된다. 따라서, 전류가 많이 흐르는 래치 회로(1)의 제 2 노드(K2)의 전위는 로우 상태(0V), 제 1 노드(K1)의 전위는 하이 상태(Vcc)로 된다. 이때, 제 1 인버터(I1)를 경유한 읽기 동작 전압인 제 2 바이어스 전압(S2) 및 상기 제 1 노드(K1)의 전압을 각각 입력으로 하는 노아 게이트(6)의 출력은 로우 상태로 된다. 그러므로, 상기 노아 게이트(6)의 출력을 입력으로 하는 제 1 전송게이트(4)는 턴오프 되고, 제 2 전송게이트(5)가 턴온 되게 된다. 이때, 로우 상태의 외부 어드레스(A)는 제 2 인버터(I2)를 통해 하이 상태로 반전되어 상기 제 2 전송게이트(5)를 통해 출력 단자(Vout)로 출력된다. 따라서, 상기 외부 어드레스(A)에 의해 퓨즈 셀(도시 안됨)이 리페어 된다.
한편, 래치 회로(1)의 제 1 플래쉬 셀(2)은 프로그램(PGM) 되고, 제 2 플래쉬 셀(3)은 소거(UV) 상태이며, 외부 어드레스(A)는 하이 상태라고 가정할 때, 읽기 동작 전압인 제 2 바이어스 전압(S2)에 따라 일기동작을 수행하면, 상기 래치 회로(1)의 출력인 제 1 노드(K1)는 로우 상태, 제 2 노드(K2)는 하이 상태로 래치 되게 된다. 이때, 제 1 인버터(I1)를 경유한 읽기 동작 전압인 제 2 바이어스 전압(S2) 및 상기 제 1 노드(K1)의 전압을 각각 입력으로 하는 노아 게이트(6)의 출력은 하이 상태로 된다. 그러므로, 상기 노아 게이트(6)의 출력을 입력으로 하는 제 1 전송게이트(4)는 턴온 되고, 제 2 전송게이트(5)는 턴오프 되게 된다. 이때, 하이 상태의 외부 어드레스(A)는 상기 제 1 전송게이트(4)를 통해 출력 단자(Vout)로 출력된다. 따라서, 상기 외부 어드레스(A)에 의해 퓨즈 셀(도시 안됨)이 리페어 된다. 즉, 상기 출력 단자(Vout)로 출력되는 전압이 하이 상태이면, 그 해당 어드레스는 리페어 된다.
그러나, 이러한 종래의 리페어 퓨즈 제어 회로는 제 1 및 제 2 플래쉬 셀이 해당 어드레스를 지속적으로 유지하기 위해 래치 회로로 구성됨으로 인해 초기 파워-업(Power-up)시 양단의 셀 전류 차이에 의해 초기화하는 것이 각각의 플래쉬 셀의 상태와 주변 요소(접합 누설 전류, 기생 캐패시터, 온도 등)들에 의해 잘못된 데이터를 래치 하게 되는 단점이 있다.
따라서, 본 발명은 데이터를 지속적으로 저장하는 래치 회로와 불량난 어드레스 데이터를 저장하는 플래쉬 셀을 분리시켜 초기 파워-업시 플래쉬 셀의 상태에 따라 래치 회로를 초기화 함으로써, 리페어 퓨즈 초기화 과정에서 발생되는 불안정한 데이터 출력을 방지할 수 있는 리페어 퓨즈 제어 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 제 1 및 제 2 PMOS 트랜지스터와 제 1 및 제 2 NMOS 트랜지스터에 의해 크로스 래치 구조를 이루며 제 1 및 제 2 출력 노드를 갖는 래치 회로와, 플래쉬 셀의 워드라인 전압, 프로그램 바이어스 전압 및 제 1 인버터를 경유한 읽기 동작 전압에 따라 불량난 어드레스 데이터를 래치 하여 상기 래치 회로의 제 1 및 제 2 출력 노드의 전압을 제어하기 위한 제 1 및 제 2 플래쉬 셀과, 상기 제 1 인버터를 경유한 읽기 동작 전압 및 제 2 인버터를 경유한 외부 어드레스의 입력에 따라 상기 래치 회로의 제 1 출력 노드의 전압을 제어하기 위한 제 3 및 제 4 NMOS 트랜지스터와, 상기 제 1 인버터를 경유한 읽기 동작 전압 및 상기 외부 어드레스의 입력에 따라 상기 래치 회로의 제 2 출력 노드의 전압을 제어하기 위한 제 4 및 제 5 NMOS 트랜지스터와, 상기 래치 회로의 제 1 출력 노드의 전압 및 상기 제 1 인버터를 경유한 읽기 동작 전압을 각각 입력으로 하여 전압 제어 신호를 출력하는 노아 게이트 회로와, 상기 노아 게이트 회로의 출력에 따라 외부 어드레스 및 반전된 외부 어드레스를 선택적으로 출력하기 위한 제 1 및 제 2 전송 게이트를 포함하여 구성된 것을 특징으로 한다.
도 1은 종래의 리페어 퓨즈 제어 회로도.
도 2는 본 발명에 따른 리페어 퓨즈 제어 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11: 래치 회로 12 및 13: 제 1 및 제 2 플래쉬 셀
14 및 15: 제 1 및 제 2 전송게이트
16: 노아 게이트 회로
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 리페어 퓨즈 제어 회로도이다.
제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)와 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)에 의해 크로스 래치(Cross latch) 구조를 이루는 래치 회로(11)와, 상기 래치 회로(11)의 제 1 및 제 2 출력 노드(K11 및 K12)에 각각 접속되어 플래쉬 셀의 워드라인 선택을 위한 제 1 바이어스 전압(S11), 프로그램 바이어스 전압인 제 2 바이어스 전압(S12) 및 제 1 인버터(I11)를 경유한 읽기 동작 전압인 제 3 바이어스 전압(S13)을 각각 입력으로 하여 불량난 어드레스를 래치 하기 위한 제 1 및 제 2 플래쉬 셀(12 및 13)과, 상기 래치 회로(11)의 제 1 출력 노드(K11) 및 접지 단자(Vss) 간에 직렬로 접속되며, 제 1 인버터(I11)를 경유한 읽기(Read) 동작 전압인 제 3 바이어스 전압(S13) 및 제 2 인버터(I12)를 경유한 외부 어드레스(A)의 입력에 따라 구동되는 제 3 및 제 4 NMOS 트랜지스터(N11 및 N12)와, 상기 래치 회로(11)의 제 2 출력 노드(K12) 및 접지 단자(Vss) 간에 직렬로 접속되며, 상기 제 1 인버터(I11)를 경유한 읽기 동작 전압인 제 3 바이어스 전압(S13) 및 외부 어드레스(A)의 입력에 따라 구동되는 제 4 및 제 5 NMOS 트랜지스터(N13 및 N14)와, 상기 래치 회로(11)의 출력인 제 1 출력 노드(K11)의 전압 및 상기 제 1 인버터(I11)를 경유한 제 3 바이어스 전압(S13)의 입력에 따라 전압 제어 신호를 출력하는 노아 게이트 회로(16)와, 상기 노아 게이트 회로(16)의 출력에 따라 외부 어드레스(A) 및 반전된 외부 어드레스(A)를 선택적으로 출력하여 리페어 하기 위한 제 1 및 제 2 전송 게이트(14 및 15)로 구성된다.
상술한 바와 같이 구성된 본 발명에 따른 리페어 퓨즈 제어 회로의 동작을 상세히 설명하면 다음과 같다.
래치 회로(1)의 출력인 제 1 및 제 2 노드(K11 및 K12)에 접속된 제 1 및 제 2 플래쉬 셀(12 및 13)은 전기적로 프로그램이 가능한 플래쉬 메모리 소자로 구성되며, 각각의 플래쉬 셀(12 및 13)들은 초기에 자외선에 의해 소거된 셀(UV Erase) 또는 소거(Erase)된 셀로서, 제 1 및 제 2 출력 노드(K11 및 K12)의 초기 상태를 유지시켜 주게 된다.
초기 상태에서 제 1 및 제 2 플래쉬 셀(12 및 13)의 워드라인 선택을 위한 제 1 바이어스 전압(S11) 및 프로그램 바이어스 전압인 제 1 바이어스 전압(S12)은 로우(Low) 상태, 읽기 동작을 위한 제 3 바이어스 전압(S13)은 하이(High) 상태, 외부 어드레스(A)는 로우 상태라고 가정하면, 제 1 플래쉬 셀(12)은 셀이 하나이고, 제 2 플래쉬 셀(13)은 셀이 두 개 이므로 제 2 플래쉬 셀(13)을 통해 흐르는 전류는 제 1 플래쉬 셀(12)을 통해 흐르는 전류의 2배가 된다. 따라서, 전류가 많이 흐르는 래치 회로(11)의 제 2 노드(K12)의 전위는 로우 상태(0V), 제 1 노드(K11)의 전위는 하이 상태(Vcc)로 된다. 이때, 제 1 인버터(I11)를 경유한 읽기 동작 전압인 제 3 바이어스 전압(S13) 및 상기 제 1 노드(K11)의 전압을 각각 입력으로 하는 노아 게이트(16)의 출력은 로우 상태로 된다. 그러므로, 상기 노아 게이트(16)의 출력을 입력으로 하는 제 1 전송게이트(14)는 턴오프 되고, 제 2 전송게이트(15)가 턴온 되게 된다. 이때, 로우 상태의 외부 어드레스(A)는 제 2 인버터(I12)를 통해 하이 상태로 반전되어 상기 제 2 전송게이트(15)를 통해 출력 단자(Vout)로 출력된다. 따라서, 상기 외부 어드레스(A)에 의해 퓨즈 셀(도시 안됨)이 리페어 된다.
한편, 제 1 플래쉬 셀(12)은 프로그램(PGM) 되고, 제 2 플래쉬 셀(13)은 소거(UV) 상태이며, 외부 어드레스(A)는 하이 상태라고 가정할 때, 읽기 동작 전압인 제 3 바이어스 전압(S13)에 따라 일기동작을 수행하면, 상기 래치 회로(11)의 출력인 제 1 노드(K11)는 로우 상태, 제 2 노드(K12)는 하이 상태로 래치 되게 된다. 이때, 제 1 인버터(I11)를 경유한 읽기 동작 전압인 제 3 바이어스 전압(S13) 및 상기 제 1 노드(K11)의 전압을 각각 입력으로 하는 노아 게이트(16)의 출력은 하이 상태로 된다. 그러므로, 상기 노아 게이트(16)의 출력을 입력으로 하는 제 1 전송게이트(14)는 턴온 되고, 제 2 전송게이트(15)는 턴오프 되게 된다. 이때, 하이 상태의 외부 어드레스(A)는 상기 제 1 전송게이트(14)를 통해 출력 단자(Vout)로 출력된다. 따라서, 상기 외부 어드레스(A)에 의해 퓨즈 셀(도시 안됨)이 리페어 된다. 즉, 상기 출력 단자(Vout)로 출력되는 전압이 하이 상태이면, 그 해당 어드레스는 리페어 된다.
상술한 바와 같은 본 발명은 어드레스를 지속적으로 래치할 수 있는 래치 회로(11)와, 불량난 어드레스를 기억할 수 있는 제 1 및 제 2 플래쉬 셀(12 및 13)을 분리하여 사용한다. 상기 분리된 제 1 및 제 2 플래쉬 셀(12 및 13)의 상태에 따라 워드라인 선택을 위한 제 1 바이어스 전압(S11)이 인에이블(enable) 되어 있는 동안 래치 회로(11)의 출력인 제 1 노드(K11)의 전위가 결정되게 된다. 제 1 및 제 2 플래쉬 셀(12 및 13)의 상태가 자외선이 조사된 소거 상태(UV Erase) 또는 소거(Erase) 상태라면, 두 플래쉬 셀의 전류 구동 비율에 따라 제 1 및 제 2 노드(K11 및 K12)가 초기화된다. 또한, 어느 한쪽의 플래쉬 셀이 프로그램 되어 있으면 상기 제 1 및 제 2 노드(K11 및 K12)는 프로그램 된 플래쉬 셀의 상태에 따라 초기화된다.
또한, 워드라인 선택을 위한 제 1 바이어스 전압(S11)은 저전압(LVcc) 검출 회로 또는 로우/하이 펄스 발생회로로부터 발생되는 전압을 사용하게 된다. 이는 래치 회로(11)를 초기화 한 후 파워 소모를 줄이기 위해 로우 상태로 턴오프 시키게 되며, 플래쉬 셀에 저장된 데이터에 의해 래치 회로는 초기 셀의 상태나 주변 요소(접합 누설 전류, 기생 캐패시터, 온도 등)들에 무관하게 정상적인 데이터를 출력하게 되어 불량난 셀을 리페어 할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면 데이터를 지속적으로 저장하는 래치 회로와 불량난 어드레스 데이터를 저장하는 플래쉬 셀을 분리시켜 초기 파워-업시 플래쉬 셀의 상태에 따라 래치 회로를 초기화 함으로써, 리페어 퓨즈 초기화 과정에서 발생되는 불안정한 데이터 출력을 방지할 수 있는 탁월한 효과가 있다.

Claims (1)

  1. 제 1 및 제 2 PMOS 트랜지스터와 제 1 및 제 2 NMOS 트랜지스터에 의해 크로스 래치 구조를 이루며 제 1 및 제 2 출력 노드를 갖는 래치 회로와,
    플래쉬 셀의 워드라인 전압, 프로그램 바이어스 전압 및 제 1 인버터를 경유한 읽기 동작 전압에 따라 불량난 어드레스 데이터를 래치 하여 상기 래치 회로의 제 1 및 제 2 출력 노드의 전압을 제어하기 위한 제 1 및 제 2 플래쉬 셀과,
    상기 제 1 인버터를 경유한 읽기 동작 전압 및 제 2 인버터를 경유한 외부 어드레스의 입력에 따라 상기 래치 회로의 제 1 출력 노드의 전압을 제어하기 위한 제 3 및 제 4 NMOS 트랜지스터와,
    상기 제 1 인버터를 경유한 읽기 동작 전압 및 상기 외부 어드레스의 입력에 따라 상기 래치 회로의 제 2 출력 노드의 전압을 제어하기 위한 제 4 및 제 5 NMOS 트랜지스터와,
    상기 래치 회로의 제 1 출력 노드의 전압 및 상기 제 1 인버터를 경유한 읽기 동작 전압을 각각 입력으로 하여 전압 제어 신호를 출력하는 노아 게이트 회로와,
    상기 노아 게이트 회로의 출력에 따라 외부 어드레스 및 반전된 외부 어드레스를 선택적으로 출력하기 위한 제 1 및 제 2 전송 게이트를 포함하여 구성된 것을 특징으로 하는 리페어 퓨즈 제어 회로.
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