KR20070079840A - 마진 읽기를 제공하는 전기적인 퓨즈 회로 - Google Patents

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Abstract

여기에 제공되는 전기적인 퓨즈 회로는 제 1 비트 라인에 연결된 제 1 불 휘발성 메모리 셀과; 제 2 비트 라인에 연결된 제 2 불 휘발성 메모리 셀과; 상기 제 1 비트 라인과 상기 제 2 비트 라인에 연결된 래치와; 그리고 테스트 동작 동안 바이어스 제어 신호에 응답하여 가변되는 바이어스 전류를 상기 래치를 통해 상기 제 1 비트 라인과 상기 제 2 비트 라인 중 어느 하나로 공급하는 바이어스 전류부를 포함한다.

Description

마진 읽기를 제공하는 전기적인 퓨즈 회로{ELECTRIC FUSE CIRCUIT CAPABLE OF PROVIDING MARGIN READ}
도 1은 본 발명의 일 실시예에 따른 전기적인 퓨즈 회로를 보여주는 회로도이다.
도 2는 본 발명에 따른 전기적인 퓨즈 회로의 테스트 동작을 설명하기 위한 타이밍도이다.
도 3 및 도 4는 본 발명의 다른 실시예들에 따른 전기적인 퓨즈 회로를 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100, 200, 300 : 전기적인 퓨즈 회로
110 : 스위치 120 : 래치
130 : 바이어스 전류부 140, 150 : 방전부
160 : 프리챠지부
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모 리 셀들을 이용한 퓨즈 회로에 관한 것이다.
반도체 장치(또는 칩)에 있어서, 칩 제조 이후에 설계 변경을 원하거나 특정 옵션들을 선택하기 위한 옵션 정보를 저장하기 위해서 가장 많이 사용되는 방법은 퓨즈를 이용하는 것이다. 퓨즈 회로는 임의 회로와 관련된 신호/전원 라인을 연결하거나 끊어주는 간단한 역할을 수행하지만, 이러한 퓨즈 회로의 연결과 비연결을 조합하여 원하는 정보를 저장하거나 설계 변경을 가능하게 한다.
퓨즈를 구현하는 일반적인 방법들 중 하나는 레이저 퓨즈를 사용하는 경우이다. 이러한 경우는 미리 폴리실리콘과 같은 물질을 이용하여 바-타입 패턴을 형성시켜 놓고 후에 필요시 레이저를 조사하여 폴리실리콘을 녹여 없애는 방법이다. 즉, 전도성 물질로 이루어진 폴리실리콘의 양단은 초기에 전기적으로 연결되어 있고, 레이저에 의해서 끊겨진 후에는 폴리실리콘 양단이 단절된다(또는 전기적으로 분리된다). 이러한 절차를 통해 퓨즈 회로의 연결 및 비연결이 제어될 수 있다. 그러나, 이러한 레이저 퓨즈의 절단은 패키지 이전에 웨이퍼 레벨 테스트시 레이저를 이용해야만 하는 제한 사항을 수반한다. 또한 레이저 퓨즈는 전기적 특성을 평가하는 장비와 다른 레이저 장비로 옮겨진 후 절단되며, 이는 테스트 시간의 증가를 초래하기도 한다. 또한 일단 절단되면, 레이저 퓨즈의 구조적 특성으로 인해 다시 복구(연결)할 방법이 없는 제한 사항이 있으며, 레이저 퓨즈는 일정 이상의 면적을 차지할 뿐아니라 커팅을 위해 패드 옵션을 필요로 하기 때문에 레이아웃 면적을 많이 차지하는 문제점을 갖는다.
상술한 단점들을 극복하기 위하여, 최근, 불 휘발성 메모리 셀들을 이용하여 퓨즈를 구현하는 전기적인 퓨즈 회로가 많이 사용되어 오고 있다. 전기적인 퓨즈 회로는, 일반적으로, 한 쌍의 불 휘발성 메모리 셀들을 포함하며, 이 셀들은 전기적인 소거 또는 프로그램을 통해 서로 상보적인 상태를 유지한다. 전기적인 퓨즈 회로는 두 개의 불 휘발성 메모리 셀들의 문턱 전압들을 상보적으로 유지시켜 정보를 기억하는 것이므로 시간이 지나도 처음에 저장한 정보를 유지하느냐가 매우 중요하다. 즉, 한 셀은 문턱 전압이 시간이 지나도 어떤 기준보다 낮게 유지되어야 하고 다른 셀은 그 기준보다 높게 유지되어야 하기 때문에, 시간이 지나도 저장된 정보를 그대로 유지하는 지의 여부를 평가하는 것은 매우 중요하다.
본 발명의 목적은 마진 읽기를 지원하는 전기적인 퓨즈 회로를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 전기적인 퓨즈 회로는 제 1 비트 라인에 연결된 제 1 불 휘발성 메모리 셀과; 제 2 비트 라인에 연결된 제 2 불 휘발성 메모리 셀과; 상기 제 1 비트 라인과 상기 제 2 비트 라인에 연결된 래치와; 그리고 테스트 동작 동안 바이어스 제어 신호에 응답하여 가변되는 바이어스 전류를 상기 래치를 통해 상기 제 1 비트 라인과 상기 제 2 비트 라인 중 어느 하나로 공급하는 바이어스 전류부를 포함한다.
예시적인 실시예에 있어서, 상기 제 1 및 제 2 불 휘발성 메모리 셀들은 워드 라인에 의해서 공통으로 제어된다.
예시적인 실시예에 있어서, 상기 바이어스 전류부는 상기 테스트 동작 동안 상기 바이어스 제어 신호의 전압에 따라 가변되는 바이어스 전류를 상기 래치를 통해 상기 제 1 비트 라인과 상기 제 2 비트 라인 중 어느 하나로 공급한다.
예시적인 실시예에 있어서, 상기 바이어스 전류부는 전원 전압과 상기 래치 사이에 연결되며, 상기 바이어스 제어 신호에 의해서 제어되는 제 1 PMOS 트랜지스터와; 그리고 상기 전원 전압과 상기 래치 사이에 연결되며, 상기 바이어스 제어 신호에 의해서 제어되는 제 2 PMOS 트랜지스터를 포함한다.
예시적인 실시예에 있어서, 전기적인 퓨즈 회로는 상기 제 1 불 휘발성 메모리 셀의 마진이 측정되는 상기 테스트 동작 동안, 상기 제 2 비트 라인을 접지 전압으로 설정하는 제 1 방전부와; 그리고 상기 제 2 불 휘발성 메모리 셀의 마진이 측정되는 상기 테스트 동작 동안, 상기 제 1 비트 라인을 접지 전압으로 설정하는 제 2 방전부를 더 포함한다.
예시적인 실시예에 있어서, 전기적인 퓨즈 회로는 프리챠지 제어 신호에 응답하여 상기 제 1 및 제 2 비트 라인들을 프리챠지하도록 구성된 프리챠지부를 더 포함한다.
예시적인 실시예에 있어서, 전기적인 퓨즈 회로는 상기 제 1 및 제 2 비트 라인들에 각각 연결된 인버터들을 더 포함한다.
예시적인 실시예에 있어서, 전기적인 퓨즈 회로는 스위치 제어 신호에 응답하여 동작하며, 상기 제 1 및 제 2 비트 라인들과 상기 래치 사이에 연결된 스위치를 더 포함한다.
예시적인 실시예에 있어서, 상기 제 1 및 제 2 불 휘발성 메모리 셀들은 대응하는 워드 라인들에 의해서 각각 제어된다.
예시적인 실시예에 있어서, 상기 제 1 및 제 2 불 휘발성 메모리 셀들은 EEPROM, 플래시 메모리 셀, 그리고 분리 게이트 메모리 셀 중 어느 하나로 구성된다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불 휘발성 메모리 셀을 이용한 전기적인 퓨즈 회로가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명에 따른 전기적인 퓨즈 회로를 보여주는 회로도이다. 도 1을 참조하면, 본 발명에 따른 전기적인 퓨즈 회로(100)는 불 휘발성 메모리 셀들(MC1,MC2)을 포함한다. 불 휘발성 메모리 셀들(MC1, MC2) 각각은 EEPROM,플래시 메 모리 셀, 분리 게이트 메모리 셀, 등을 이용하여 구현될 수 있다. 하지만, 본 발명의 불 휘발성 메모리 셀들이 여기에 기재된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 불 휘발성 메모리 셀들(MC1, MC2)은 전기적으로 소거 및 프로그램 가능한 셀들로 구성될 수 있다.
계속해서 도 1을 참조하면, 본 발명에 따른 전기적인 퓨즈 회로(100)는 스위치(110), 래치(120), 바이어스 전류부(130), 제 1 및 제 2 방전부(140, 150), 프리챠지부(160), 그리고 인버터들(INV1, INV2)을 포함한다.
스위치(110)는 NMOS 트랜지스터들(M1, M2)로 구성되며, 스위치 제어 신호(C1)에 응답하여 래치 노드들(LAT, nLAT)과 대응하는 비트 라인들(BL, nBL)을 전기적으로 연결하도록 구성된다. NMOS 트랜지스터(M1)는 비트 라인(BL)을 통해 불 휘발성 메모리 셀(MC1)에 연결된 소오스, 래치 노드(LAT)에 연결된 드레인, 그리고 스위치 제어 신호(C1)를 입력받도록 연결된 게이트를 갖는다. NMOS 트랜지스터(M2)는 비트 라인(nBL)을 통해 불 휘발성 메모리 셀(MC2)에 연결된 소오스, 래치 노드(nLAT)에 연결된 드레인, 그리고 제어 신호(C1)를 입력받도록 연결된 게이트를 갖는다. 래치(120)는 PMOS 트랜지스터들(M3, M4)로 구성되며, 래치 노드들(LAT, nLAT)의 로직 레벨들을 래치하도록 구성된다. 게이트가 래치 노드(nLAT)에 연결된 PMOS 트랜지스터(M3)는 바이어스 전류부(130)와 래치 노드(LAT) 사이에 형성된 전류 통로를 갖는다. 게이트가 래치 노드(LAT)에 연결된 PMOS 트랜지스터(M4)는 바이어스 전류부(130)와 래치 노드(nLAT) 사이에 형성된 전류 통로를 갖는다.
바이어스 전류부(130)는 바이어스 제어 신호(C2)에 응답하여 래치(120)를 구 성하는 PMOS 트랜지스터들(M3, M4)의 소오스들로 가변 가능한 바이어스 전류를 공급하도록 구성되며, PMOS 트랜지스터들(M5, M6)을 포함한다. PMOS 트랜지스터들(M5, M6) 각각은 바이어스 제어 신호(C2)를 받아들이도록 연결된 게이트를 갖는다. PMOS 트랜지스터(M5)는 전원 전압(VCC)에 연결된 소오스와 PMOS 트랜지스터(M3)의 소오스에 연결된 드레인을 가지며, PMOS 트랜지스터(M6)는 전원 전압(VCC)에 연결된 소오스와 PMOS 트랜지스터(M4)의 소오스에 연결된 드레인을 갖는다. 바이어스 제어 신호(C2)의 전압 레벨은 래치를 통해 래치 노드들(LAT, nLAT)로 공급되는 전류의 양이 가변되도록 테스트 동작 동안 가변될 것이다.
계속해서 도 1을 참조하면, 제 1 방전부(140)는 NMOS 트랜지스터들(M7, M8)을 포함하며, 제어 신호들(C3, C4)에 응답하여 래치 노드(LAT)를 방전하도록 구성된다. NMOS 트랜지스터들(M7, M8)은 래치 노드(LAT)와 접지 전압 사이에 직렬 연결되며, 제어 신호들(C3, C4)에 의해서 각각 제어된다. 제 2 방전부(150)는 NMOS 트랜지스터들(M9, M10)을 포함하며, 제어 신호들(C3, nC4)에 응답하여 래치 노드(nLAT)를 방전하도록 구성된다. NMOS 트랜지스터들(M9, M10)은 래치 노드(nLAT)와 접지 전압 사이에 직렬 연결되며, 제어 신호들(C3, nC4)에 의해서 각각 제어된다. 제어 신호(nC4)는 제어 신호(C4)의 상보 신호이다. 프리챠지부(160)는 프리챠지 제어 신호(nC5)에 응답하여 래치 노드들(LAT, nLAT)을 프리챠지하도록 구성되며, PMOS 트랜지스터들(M11, M12)을 포함한다. PMOS 트랜지스터(M11)는 전원 전압(VCC)과 래치 노드(LAT) 사이에 연결되며, 프리챠지 제어 신호(nC5)에 의해서 제어된다. PMOS 트랜지스터(M12)는 전원 전압(VCC)과 래치 노드(nLAT) 사이에 연결되며, 프리 챠지 제어 신호(nC5)에 의해서 제어된다. 인버터들(INV1, INV2)은 래치 노드들(LAT, nLAT)에 각각 연결되어 있다.
본 발명의 전기적인 퓨즈 회로(100)에 따르면, 테스트 동작시 바이어스 전류부(130)를 통해 공급되는 전류의 양을 제어함으로써 불 휘발성 메모리 셀들(MC1, MC2) 각각이 프로그램/소거될 때 그 셀의 문턱 전압이 어디에 위치하는 지(또는 분포되어 있는 지)의 여부를 판별하는 것이 가능하다. 즉, 불 휘발성 메모리 셀들(MC1, MC2) 각각의 마진을 측정하는 것이 가능하다.
도 2는 본 발명에 따른 전기적인 퓨즈 회로의 테스트 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 전기적인 퓨즈 회로의 테스트 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
앞서 언급된 바와 같이, 불 휘발성 메모리 셀들 각각이 소거된/프로그램된 상태에서, 소거된/프로그램된 셀의 문턱 전압이 어디에 위치해 있는 지의 여부를 판별하는 것이 매우 중요하다. 왜냐하면 전기적인 퓨즈 회로에 저장된 정보는 보증 기간 동안 변화없이 유지되어야 하기 때문이다. 이를 위해서, 소거된 불 휘발성 메모리 셀과 프로그램된 불 휘발성 메모리 셀 각각의 읽기 마진을 점검해야 한다. 불 휘발성 메모리 셀들 각각의 읽기 마진은 다음과 같은 절차를 통해 점검될 것이다.
먼저, 제어 신호(nC5)를 로우로 활성화시킴으로써 래치 노드들(LAT, nLAT)이 PMOS 트랜지스터들(M11, M12)을 통해 프리챠지된다. 이때, 제어 신호(C1)는 하이로 활성화된다. 이는 비트 라인들(BL, nBL)이 NMOS 트랜지스터들(M1, M2)을 통해 각각 (VCC-Vtn)(Vtn은 NMOS 트랜지스터의 문턱 전압)의 전압으로 프리챠지되게 한다. 프 리챠지 동작이 완료되면, 제어 신호(nC5)는 하이 레벨로 비활성화된다. 이는 PMOS 트랜지스터들(M11, M12)이 턴-오프되게 한다. 그 다음에, 제어 신호들(C3, nC4)은 하이로 활성화되고 제어 신호(C4)는 비활성화 상태로 유지된다. 제어 신호들(C3, nC4)이 하이로 활성화됨에 따라, 래치 노드(nLAT)는 방전부(150)를 통해 접지 전압에 연결된다. 이는 인버터(INV2)의 출력(nOP)이 하이 레벨로 설정되게 한다. 이는 불 휘발성 메모리 셀(MC2)의 상태(소거 또는 프로그램 상태)에 관계없이 래치 노드(nLAT)가 로우 레벨로 설정되게 한다.
이와 동시에, 불 휘발성 메모리 셀들(MC1, MC2)에 연결된 워드 라인(WL)이 활성화된다. 비트 라인(nBL)은 불 휘발성 메모리 셀(MC2)의 상태에 관계없이 방전부(150)를 통해 접지 전압으로 유지되는 반면에, 비트 라인(BL)의 전압은 불 휘발성 메모리 셀(MC1)의 상태에 따라 가변될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
불 휘발성 메모리 셀(MC1)이 소거/프로그램되었다고 가정하자. 이러한 가정하에서, PMOS 트랜지스터(M5)를 통해 흐르는 전류의 양이 가변되도록 제어 신호(C2)의 전압이 제어될 것이다. 예를 들면, 불 휘발성 메모리 셀(MC1)을 통해 흐르는 전류(이하, "셀 전류"라 칭함)가 PMOS 트랜지스터(M5)를 통해 흐르는 전류(이하, "바이어스 전류"라 칭함)보다 많은 경우, 래치 노드(LAT)의 전압은 인버터(INV1)의 트립전압보다 낮게 설정될 것이다. 즉, 인버터(INV1)의 출력(OP)은 하이 레벨이 될 것이다. 다시, 바이어스 전류가 증가되도록 제어 신호(C2)의 전압이 가변될 것이다. 이때, 인버터(INV1)의 출력(OP)이 그대로 하이 레벨로 유지되거나 로 우 레벨이 될 것이다. 만약 인버터(INV1)의 출력(OP)이 그대로 하이 레벨로 유지되면, 바이어스 전류가 증가되도록 제어 신호(C2)의 전압이 가변될 것이다. 이에 반해서, 인버터(INV1)의 출력(OP)이 하이 레벨에서 로우 레벨로 천이하는 경우, 즉, 바이어스 전류가 셀 전류보다 많은 경우, 바이어스 전류와 워드 라인의 전압을 통해 불 휘발성 메모리 셀(MC1)의 문턱 전압이 어디에 위치하는 지를 판별할 수 있다. 즉, 불 휘발성 메모리 셀(MC1)의 읽기 마진을 측정하는 것이 가능하다.
앞서 설명된 것에 따르면, 불 휘발성 메모리 셀(MC1)이 소거된 상태인 지 프로그램된 상태인 지의 여부가 설정되어 있지 않다. 하지만, 바이어스 전류의 양이 불 휘발성 메모리 셀의 상태에 따라 다르다는 점을 제외하면, 불 휘발성 메모리 셀의 상태에 관계없이 앞서 설명된 것과 동일한 방법으로 불 휘발성 메모리 셀이 어디에 위치하는 지(또는 불 휘발성 메모리 셀의 읽기 마진)를 판별하는 것이 가능하다.
불 휘발성 메모리 셀(MC2)의 테스트 동작은 제어 신호(nC4) 대신에 제어 신호(C4)가 활성화된다는 점을 제외하면 앞서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
불 휘발성 메모리 셀들(MC1, MC2) 사이의 읽기 마진이 어느 정도인지의 여부는 불 휘발성 메모리 셀(MC1)을 소거/프로그램 상태로 설정하고 불 휘발성 메모리 셀(MC2)을 프로그램/소거 상태로 설정한 후 앞서 언급된 방식으로 불 휘발성 메모리 셀들(MC1, MC2) 각각에 대한 문턱 전압 위치를 검출함으로써 판별될 수 있다.
앞서 설명된 테스트 방법의 경우, 워드 라인의 전압(예를 들면, 프로그램된 셀의 문턱 전압보다 높은 전압)이 고정된 상태에서 바이어스 전류를 가변시킴으로써 불 휘발성 메모리 셀의 마진을 검출하는 것이 가능하다. 이에 반해서, 불 휘발성 메모리 셀들 각각을 소거/프로그램하고 바이어스 전류(예를 들면, 온-셀 전류/오프-셀 전류에 대응함)를 고정시킨 상태에서, 워드 라인의 전압을 가변시킴으로써 불 휘발성 메모리 셀들 각각의 마진을 검출하는 것이 가능하다.
도 3은 본 발명의 다른 실시예에 따른 전기적인 퓨즈 회로를 보여주는 회로도이다. 도 3에 있어서, 도 1에 도시된 것과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 3에 도시된 전기적인 퓨즈 회로(200)는 도 1의 스위치(110)가 제거되었다는 점을 제외하면 도 1에 도시된 것과 실질적으로 동일하다.
도 4는 본 발명의 또 다른 실시예에 따른 전기적인 퓨즈 회로를 보여주는 회로도이다.
도 4에 있어서, 도 1에 도시된 것과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 4에 도시된 전기적인 퓨즈 회로(300)는 바이어스 전류부(130)가 제거되고 2개의 워드 라인들(WL_A, WL_B)이 사용된다는 점을 제외하면 도 1에 도시된 것과 동일하다. 도 1의 바이어스 전류부(130)가 제거됨에 따라, 래치(120)를 구성하는 PMOS 트랜지스터들(M3, M4)의 소오스들은 전원 전압(VCC)에 직접 연결되어 있다. 2개의 워드 라인들(WL_A, WL_B)이 사용됨에 따라, 워드 라인(WL_A)은 불 휘발성 메모리 셀(MC1)에 연결되고 워드 라인(WL_B)은 불 휘발성 메모리 셀(MC2)에 연결된다. 2개의 워드 라인들(WL_A, WL_B)이 사용되는 경우, 불 휘발성 메모리 셀들(MC1, MC2)의 문턱 전압들 사이의 전압차가 얼마인 지의 여부를 판별하는 것이 가능하다. 예를 들면, 불 휘발성 메모리 셀(MC1)이 소거되고 불 휘발성 메모리 셀(MC2)이 프로그램된 경우, 워드 라인(WL_A)의 전압은 감소시키고 워드 라인(WL_B)의 전압은 증가될 것이다. 워드 라인들(WL_A, WL_B)의 전압들이 가변되는 동안, 인버터들(INV1, INV2)의 출력들이 변화되는 지의 여부를 검출함으로써 불 휘발성 메모리 셀들(MC1, MC2)의 문턱 전압들 사이의 전압차를 판별하는 것이 가능하다.
비록 도면에는 도시되지 않았지만, 도 4에 도시된 전기적인 퓨즈 회로(300)가 도 1의 바이어스 전류부(130)를 포함하도록 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 불 휘발성 메모리 셀들 각각의 문턱 전압이 어디에 위치하는 지의 여부를 판별함으로써 불 휘발성 메모리 셀들 각각의 마진을 측정하는 것이 가능하다. 또한, 불 휘발성 메모리 셀들의 문턱 전압들 사이의 전압차를 판별하는 것이 가능하다.

Claims (10)

  1. 제 1 비트 라인에 연결된 제 1 불 휘발성 메모리 셀과;
    제 2 비트 라인에 연결된 제 2 불 휘발성 메모리 셀과;
    상기 제 1 비트 라인과 상기 제 2 비트 라인에 연결된 래치와; 그리고
    테스트 동작 동안 바이어스 제어 신호에 응답하여 가변되는 바이어스 전류를 상기 래치를 통해 상기 제 1 비트 라인과 상기 제 2 비트 라인 중 어느 하나로 공급하는 바이어스 전류부를 포함하는 전기적인 퓨즈 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 불 휘발성 메모리 셀들은 워드 라인에 의해서 공통으로 제어되는 전기적인 퓨즈 회로.
  3. 제 1 항에 있어서,
    상기 바이어스 전류부는 상기 테스트 동작 동안 상기 바이어스 제어 신호의 전압에 따라 가변되는 바이어스 전류를 상기 래치를 통해 상기 제 1 비트 라인과 상기 제 2 비트 라인 중 어느 하나로 공급하는 전기적인 퓨즈 회로.
  4. 제 3 항에 있어서,
    상기 바이어스 전류부는
    전원 전압과 상기 래치 사이에 연결되며, 상기 바이어스 제어 신호에 의해서 제어되는 제 1 PMOS 트랜지스터와; 그리고
    상기 전원 전압과 상기 래치 사이에 연결되며, 상기 바이어스 제어 신호에 의해서 제어되는 제 2 PMOS 트랜지스터를 포함하는 전기적인 퓨즈 회로.
  5. 제 1 항에 있어서,
    상기 제 1 불 휘발성 메모리 셀의 마진이 측정되는 상기 테스트 동작 동안, 상기 제 2 비트 라인을 접지 전압으로 설정하는 제 1 방전부와; 그리고
    상기 제 2 불 휘발성 메모리 셀의 마진이 측정되는 상기 테스트 동작 동안, 상기 제 1 비트 라인을 접지 전압으로 설정하는 제 2 방전부를 더 포함하는 전기적인 퓨즈 회로.
  6. 제 1 항에 있어서,
    프리챠지 제어 신호에 응답하여 상기 제 1 및 제 2 비트 라인들을 프리챠지하도록 구성된 프리챠지부를 더 포함하는 전기적인 퓨즈 회로.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 비트 라인들에 각각 연결된 인버터들을 더 포함하는 전기적인 퓨즈 회로.
  8. 제 1 항에 있어서,
    스위치 제어 신호에 응답하여 동작하며, 상기 제 1 및 제 2 비트 라인들과 상기 래치 사이에 연결된 스위치를 더 포함하는 전기적인 퓨즈 회로.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 불 휘발성 메모리 셀들은 대응하는 워드 라인들에 의해서 각각 제어되는 전기적인 퓨즈 회로.
  10. 제 1 항에 있어서,
    상기 제 1 및 제 2 불 휘발성 메모리 셀들은 EEPROM, 플래시 메모리 셀, 그리고 분리 게이트 메모리 셀 중 어느 하나로 구성되는 전기적인 퓨즈 회로.
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