FR2897193A1 - Circuit de fusible electrique procurant une fonction de lecture de marge - Google Patents

Circuit de fusible electrique procurant une fonction de lecture de marge Download PDF

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Abstract

Un circuit de fusible électrique (100) comprend une première cellule de mémoire non volatile (MC1) connectée à une première ligne de bit (BL), une deuxième cellule de mémoire non volatile (MC2) connectée à une deuxième ligne de bit (nBL), une bascule (120) connectée aux première et deuxième lignes de bit (BL, nBL), et un circuit de courant de polarisation (130) fournissant des courants de polarisation variables à l'une des première et deuxième lignes de bit (BL, nBL), à travers la bascule (120), en réponse à un signal de commande de polarisation (C2), pendant une opération de test.

Description

La présente invention concerne des dispositifs de mémoire à semiconducteur
et, plus particulièrement, un circuit de fusible utilisant des cellules de mémoire non volatile.
Des dispositifs à semiconducteur (ou puces à semiconducteur) emploient habituellement des fusibles pour stocker de l'information optionnelle dans le but de modifier des configurations de conception ou de sélectionner des options spécifiques après la fabrication de leurs puces. Il est connu de façon générale que des circuits de fusibles fonctionnent simplement de façon à connecter ou déconnecter mutuellement des lignes de signaux ou d'alimentation, concernant des circuits fonctionnels. En outre, il est possible de stocker une information exigée ou de modifier des configurations de conception en combinant des connexions et des déconnexions avec les circuits de fusibles. L'un des procédés caractéristiques pour réaliser des circuits de fusibles consiste à utiliser des fusibles à laser. Dans cette sorte de circuit de fusible, on forme des fusibles par un motif de barres de silicium polycristallin et on les fait fondre en projetant sur eux un faisceau laser conformément aux besoins particuliers. De façon plus spécifique, les deux extrémités du fusible en silicium polycristallin, qui consiste en un matériau conducteur, sont initialement connectées électriquement ensemble, et elles sont ensuite déconnectées après que le laser a coupé la connexion entre elles, ou sont électriquement isolées l'une de l'autre. Au moyen d'une telle procédure, on commande le circuit de fusible entre l'état de connexion et celui de déconnexion. D'autre part, il est restrictif que l'opération de coupure doive être effectuée par le laser pendant un test au niveau de la tranche avant le conditionnement en boîtier. En outre, les fusibles à laser sont habituellement coupés après que la puce a été déplacée jusqu'à un équipement laser spécial qui est différent de l'équipement utilisé pour évaluer les caractéristiques électriques de la puce, ce qui occasionne également une augmentation d'un temps de test. Un problème supplémentaire consiste en ce qu'une fois que les fusibles sont coupés, il n'y a aucun moyen de rétablir leurs connexions d'origine, à cause de la propriété physique d'un fusible à laser. En outre, les fusibles à laser occupent une aire plus grande qu'un espace prédéterminé par rapport au circuit réel sur la puce, et ils nécessitent de prévoir une plage pour la coupure, ce qui fait qu'ils occupent une grande étendue d'implantation sur la puce de semiconducteur. Dans une approche visant à surmonter l'inconvénient précité qu'on rencontre avec des fusibles à laser, on utilise principalement des circuits de fusibles électriques constitués de cellules de mémoire non volatile. De façon générale, un circuit de fusible électrique comprend une paire de cellules de mémoire non volatile qui sont maintenues dans une condition mutuellement complémentaire, au moyen d'une opération d'effacement ou de programmation électrique. Du fait que le circuit de fusible électrique conserve une information concernant des options dans la relation complémentaire avec des tensions de seuil des deux cellules de mémoire non volatile, il est très important que le circuit conserve son information originale, même pendant une durée relativement longue. De façon plus spécifique, l'une des cellules de mémoire non volatile doit être conditionnée pour que sa tension de seuil soit inférieure à un niveau de référence, même au bout d'une certaine durée, tandis que l'autre doit être maintenue avec sa tension de seuil supérieure au niveau de référence. Il est donc effectivement essentiel d'estimer l'aptitude à préserver de l'information dans le circuit de fusible électrique, même après qu'une durée relativement longue s'est écoulée. Des exemples de modes de réalisation de la présente invention procurent un circuit de fusible électrique permettant de lire des marges de tensions de seuil de cellules de mémoire non volatile. Un exemple de mode de réalisation de la présente invention procure un circuit de fusible électrique comprenant : une première cellule de mémoire non volatile connectée à une première ligne de bit ; une deuxième cellule de mémoire non volatile connectée à une deuxième ligne de bit ; une bascule connectée aux première et deuxième lignes de bit ; et un circuit de courant de polarisation appliquant à l'une des première et deuxième lignes de bit des courants de polarisation variables, à travers la bascule, en réponse à un signal de commande de polarisation, pendant une opération de test. Dans un exemple de mode de réalisation, les 15 première et deuxième cellules de mémoire non volatile sont commandées en commun par une ligne de mot. Conformément à un exemple de mode de réalisation, le circuit de courant de polarisation fournit le courant de polarisation variable à l'une des première et deuxième 20 lignes de bit conformément à une tension du signal de commande de polarisation pendant l'opération de test. Dans un exemple de mode de réalisation, le circuit de courant de polarisation comprend : un premier transistor MOS à canal P (PMOS) connecté entre une tension de source 25 d'alimentation et la bascule, réagissant au signal de commande de polarisation ; et un deuxième transistor PMOS connecté entre la tension de source d'alimentation et la bascule, réagissant au signal de commande de polarisation. Conformément à un exemple de mode de réalisation, 30 le circuit de fusible électrique comprend en outre : un premier circuit de décharge plaçant la deuxième ligne de bit à une tension de masse pendant l'opération de test pour estimer une marge d'une tension de seuil de la première cellule de mémoire non volatile ; et un deuxième circuit de 35 décharge plaçant la première ligne de bit à une tension de masse pendant l'opération de test pour estimer une marge d'une tension de seuil de la deuxième cellule de mémoire non volatile. Dans un exemple de mode de réalisation, le circuit de fusible électrique comprend en outre un circuit de précharge configuré pour précharger les première et deuxième lignes de bit en réponse à un signal de commande de précharge. Conformément à un exemple de mode de réalisation, le circuit de fusible électrique comprend en outre des inverseurs, chacun d'eux étant connecté aux première et deuxième lignes de bit. Dans un exemple de mode de réalisation, le circuit de fusible électrique comprend en outre un interrupteur connecté entre la bascule et les première et deuxième lignes de bit, fonctionnant en réponse à un signal de commande d'interrupteur. Conformément à un exemple de mode de réalisation, les première et deuxième cellules de mémoire non volatile sont respectivement commandées par des lignes de mot correspondantes. Dans un exemple de mode de réalisation, chacune des première et deuxième cellules de mémoire non volatile est constituée d'une cellule sélectionnée parmi une cellule de mémoire EEPROM, une cellule de mémoire flash et une cellule de mémoire à grille divisée. On pourra comprendre davantage la nature et les avantages d'exemples de modes de réalisation de la présente invention en se référant aux parties restantes de la description et aux dessins annexés.
On comprendra de façon plus détaillée des exemples de modes de réalisation de la présente invention d'après les descriptions suivantes qui sont à lire en se référant conjointement aux figures annexées. Dans les figures : la figure 1 est un schéma de circuit illustrant un circuit de fusible électrique conforme à un exemple de mode de réalisation de la présente invention ; la figure 2 est un diagramme temporel montrant une opération de test du circuit de fusible électrique de l'exemple de mode de réalisation de la présente invention ; et les figures 3 et 4 sont des schémas de circuits illustrant des circuits de fusibles électriques conformes à des exemples de modes de réalisation de la présente invention. On décrira ci-dessous de façon plus détaillée des exemples de modes de réalisation de la présente invention, en référence aux dessins annexés, en prenant à titre d'exemple un circuit de fusible électrique avec des cellules de mémoire non volatile, pour illustrer des caractéristiques de structure et fonctionnelles que procure la présente invention. La présente invention peut cependant être mise en œuvre sous différentes formes et on ne doit pas l'interpréter comme étant limitée aux exemples de modes de réalisation présentés ici. A la place, ces exemples de modes de réalisation sont donnés pour que cet exposé soit approfondi et complet, et permette à l'homme de l'art d'apprécier pleinement le cadre de la présente invention. Des numéros de référence semblables désignent des éléments semblables dans l'ensemble des figures annexées. On décrira ci-après un exemple de mode de 25 réalisation de la présente invention en relation avec les dessins annexés. La figure 1 est un schéma de circuit illustrant un circuit de fusible électrique conforme à un exemple de mode de réalisation de la présente invention. En se référant à 30 la figure 1, on note que le circuit de fusible électrique 100 comprend des cellules de mémoire non volatile MC1 et MC2. Chacune des cellules de mémoire non volatile MC1 et MC2 peut être réalisée comme une cellule de mémoire morte programmable et effaçable de façon électrique (EEPROM), une 35 cellule de mémoire flash, une cellule de mémoire à grille divisée, etc., sans que ceci ne soit restrictif. Dans cet exemple, les cellules de mémoire non volatile MC1 et MC2 peuvent être constituées de cellules EEPROM. Comme illustré sur la figure 1, le circuit de fusible électrique 100 comprend un interrupteur 110, une bascule 120, un circuit de courant de polarisation 130, des premier et deuxième circuits de décharge 140 et 150, un circuit de précharge 160 et des inverseurs INV1 et INV2. L'interrupteur 110 est constitué de transistors NMOS M1 et M2, connectant des lignes de bit BL et nBL, qui correspondent à des noeuds de bascule LAT et nLAT, au circuit de fusible électrique 100 en réponse à un signal de commande d'interrupteur Cl. Le transistor NMOS M1 est constitué d'une source connectée à la cellule de mémoire non volatile MC1 à travers la ligne de bit BL, d'un drain connecté au noeud de bascule LAT, et d'une grille couplée au signal de commande d'interrupteur Cl. Le transistor NMOS M2 est constitué d'une source connectée à la cellule de mémoire non volatile MC2 à travers la ligne de bit nBL, d'un drain connecté au noeud de bascule nLAT, et d'une grille couplée au signal de commande d'interrupteur Cl. La bascule 120 est constituée de transistors PMOS M3 et M4, mémorisant des niveaux logiques des noeuds de bascule LAT et nLAT. Le transistor PMOS M3 dont la grille est couplée au noeud de bascule nLAT a un chemin de courant interposé entre le circuit de courant de polarisation 130 et le noeud de bascule LAT. Le transistor PMOS M4 dont la grille est couplée au nœud de bascule LAT a un chemin de courant interposé entre le circuit de courant de polarisation 130 et le nœud de bascule nLAT.
Le circuit de courant de polarisation 130 est configuré pour fournir des courants de polarisation variables aux sources des transistors PMOS M3 et M4, qui constituent la bascule 120, en réponse à un signal de commande de polarisation C2. Le circuit de courant de polarisation 130 est composé de transistors PMOS M5 et M6. Les transistors PMOS M5 et M6 ont leurs grilles couplées au signal de commande de polarisation C2. Le transistor PMOS M5 comprend une source connectée à une tension de source d'alimentation VCC et un drain connecté à la source du transistor PMOS M3. Le transistor PMOS M6 comprend une source connectée à une tension de source d'alimentation VCC et un drain connecté à la source du transistor PMOS M4. Un niveau de tension du signal de commande de polarisation C2 est variable, pendant une opération de test, pour faire varier le niveau de courants qui sont fournis aux nœuds de bascule LAT et nLAT à travers la bascule 120. Sur la figure 1, le premier circuit de décharge 140 est composé de transistors NMOS M7 et M8 configurés pour décharger le nœud de bascule LAT en réponse à des signaux de commande C3 et C4. Les transistors NMOS M7 et M8 sont connectés entre le noeud de bascule LAT et une tension de masse, en série, en étant respectivement commandés par les signaux de commande C3 et C4. Le deuxième circuit de décharge 150 est composé de transistors NMOS M9 et M10 configurés pour décharger le noeud de bascule nLAT en réponse aux signaux de commande C3 et nC4. Les transistors NMOS M9 et M10 sont connectés entre le nœud de bascule nLAT et la tension de masse, en série, en étant respectivement commandés par les signaux de commande C3 et nC4. Le signal de commande nC4 est complémentaire du signal de commande C4. Le circuit de précharge 160 est configuré pour précharger les nœuds de bascule LAT et nLAT en réponse à un signal de commande de précharge nC5, et il comprend des transistors PMOS M11 et M12. Le transistor PMOS M11 est connecté entre la tension de source d'alimentation VCC et le noeud de bascule LAT, et il réagit au signal de commande de précharge nC5. Le transistor PMOS M12 est connecté entre la tension de source d'alimentation VCC et le noeud de bascule nLAT, et il réagit au signal de commande de précharge nC5. Les inverseurs INV1 et INV2 sont respectivement couplés aux noeuds de bascule LAT et nLAT.
Conformément au circuit de fusible électrique 100 de l'exemple de mode de réalisation de la présente invention, il est possible, pendant une opération de test, de trouver où des tensions de seuil des cellules de mémoire non volatile MC1 et MC2 sont placées ou distribuées, en commandant la valeur de courants qui sont fournis à travers le circuit de courant de polarisation 130. En d'autres termes, il est possible d'estimer des marges de lecture des cellules de mémoire non volatile MC1 et MC2.
La figure 2 est un diagramme temporel montrant l'opération de test du circuit de fusible électrique d'un exemple de mode de réalisation de la présente invention. On présentera ci-après des détails concernant l'opération de test par le circuit de fusible électrique, en se référant aux dessins. Comme mentionné précédemment, dans la condition où les cellules de mémoire non volatile doivent être effacées et programmées, il est important de trouver des positions ou des distributions de tensions de seuil des cellules effacées / programmées. Ceci vient du fait que l'information stockée dans le circuit de fusible électrique doit être maintenue sans variation pendant une durée relativement longue pour procurer une garantie. Pour ceci, il est nécessaire d'estimer des marges de lecture des cellules de mémoire non volatile effacées et programmées. Les marges de lecture des cellules de mémoire non volatile sont estimées par le processus suivant dans un exemple de mode de réalisation. Premièrement, le signal de commande nC5 est activé à un niveau bas pour précharger les noeuds de bascule LAT et nLAT à travers les transistors PMOS M11 et M12, respectivement. Pendant ceci, le signal de commande Cl devient actif à un niveau haut, ce qui a pour effet de précharger les lignes de bit BL et nBL à VCC - Vth (Vth est une tension de seuil du transistor NMOS) à travers les transistors NMOS Ml et M2, respectivement. Après la précharge des noeuds de bascule et des lignes de bit, le signal de commande nC5 est désactivé au niveau haut pour bloquer les transistors PMOS M11 et M12. Ensuite, les signaux de commande C3 et nC4 sont activés à des niveaux hauts, tandis que le signal de commande C4 est maintenu à son état inactif. Avec l'activation des signaux de commande C3 et nC4 à des niveaux hauts, le noeud de bascule nLAT est connecté à la tension de masse à travers le circuit de décharge 150. Ensuite, une sortie nOP de l'inverseur INV2 est placée à un niveau haut. Cette opération place à un niveau bas le noeud de bascule nLAT, indépendamment de l'état (effacé ou programmé) de la cellule de mémoire non volatile MC2. En même temps, une ligne de mot WL couplée aux cellules de mémoire non volatile MC1 et MC2 est activée. La ligne de bit nBL est maintenue à la tension de masse indépendamment de l'état de la cellule de mémoire non volatile MC2, et une tension de la ligne de bit BL est variable conformément à l'état de la cellule de mémoire non volatile MC1. Cette procédure est expliquée de façon plus détaillée dans ce qui suit. En supposant que la cellule de mémoire non volatile MC1 a été effacée ou programmée, la tension du signal de commande C2 est commandée pour faire varier une intensité de courant circulant à travers le transistor PMOS M5. Par exemple, lorsqu'un courant (qu'on appelle ci-après "courant de cellule") circulant à travers la cellule de mémoire non volatile MC1 est plus grand qu'un courant (qu'on appelle ci-après "courant de polarisation") circulant à travers le transistor PMOS M5, une tension du noeud de bascule LAT est fixée plus bas qu'une tension de changement d'état de l'inverseur INV1. Ainsi, une sortie OP de l'inverseur INV1 prend le niveau haut. A nouveau, le signal de commande C2 varie de façon à augmenter le courant de polarisation.
Pendant ceci, la sortie OP de l'inverseur INV1 est maintenue au niveau haut ou passe à un niveau bas. Si la sortie OP de l'inverseur INV1 est maintenue au niveau haut, le signal de commande C2 varie de façon à augmenter le courant de polarisation. Au contraire, si la sortie OP de l'inverseur INV1 passe au niveau bas à partir du niveau haut, c'est-àdire si le courant de polarisation est plus grand que le courant de cellule, il est possible de trouver une position d'une tension de seuil de la cellule de mémoire non volatile MCi au moyen du courant de polarisation et d'une tension de la ligne de mot. En d'autres termes, il est possible d'estimer une marge de lecture de la cellule de mémoire non volatile MC1. Conformément à l'exemple de mode de réalisation décrit ci-dessus, il n'y a pas d'information concernant le fait que la cellule de mémoire non volatile MC1 est effacée ou programmée. A l'exception, cependant, du fait que, comme une intensité du courant de polarisation est variable conformément à l'état de la cellule de mémoire non volatile, il est possible de trouver à quel endroit une tension de seuil de la cellule de mémoire non volatile est placée (ou de trouver une marge de lecture de la cellule de mémoire non volatile), au moyen de la procédure mentionnée ci-dessus, indépendamment de l'état de la cellule de mémoire non volatile. Une opération de test de la cellule de mémoire non volatile MC2 est sensiblement la même que la procédure décrite ci-dessus, à l'exception du fait que le signal de commande C4 est activé à la place du signal de commande nC4, ce qui fait qu'on ne décrira pas ceci de façon plus détaillée.
On peut trouver une marge de lecture entre les cellules de mémoire non volatile MC1 et MC2 en détectant des positions de la tension de seuil des cellules de mémoire non volatile MC1 et MC2, par la procédure décrite ci-dessus, après avoir placé la première cellule de mémoire non volatile MCi dans un état effacé ou programmé, tout en plaçant la deuxième cellule de mémoire non volatile MC2 dans un état programmé ou effacé. Dans l'opération de test décrite ci-dessus, il est possible de détecter des marges de lecture des cellules de mémoire non volatile en faisant varier le courant de polarisation dans la condition de fixation de la ligne de mot à une tension (supérieure à une tension de seuil de la cellule programmée). D'autre part, il est aussi possible de détecter des marges de lecture des cellules de mémoire non volatile en faisant varier une tension de la ligne de mot dans la condition d'effacement et de programmation des cellules de mémoire non volatile et en fixant, à une valeur constante, le courant de polarisation, par exemple un courant de cellule activée ou un courant de cellule désactivée. La figure 3 est un schéma de circuit illustrant un circuit de fusible électrique conforme à un exemple de mode de réalisation de la présente invention. Sur la figure 3, des éléments fonctionnant de la même manière que ceux représentés sur la figure 1 sont identifiés par les mêmes numéros de référence, ce qui fait qu'on ne les décrira pas davantage. Le circuit de fusible électrique 200 représenté sur la figure 3 est sensiblement le même que celui représenté sur la figure 1, à l'exception du fait que l'interrupteur 110 de la figure 1 en est supprimé. La figure 4 est un schéma de circuit illustrant un circuit de fusible électrique conforme à un exemple de mode de réalisation de la présente invention. Sur la figure 4, des éléments qui fonctionnent comme ceux représentés sur la figure 1 sont identifiés par les mêmes numéros de référence, ce qui fait qu'on ne les décrira pas davantage. Le circuit de fusible électrique 300 représenté sur la figure 4 est sensiblement le même que celui représenté sur la figure 1, à l'exception du fait que le circuit de courant de polarisation 130 en est supprimé et deux lignes de mot WL_A et WL_B y sont utilisées. En l'absence du circuit de courant de polarisation 130 de la figure 3, les transistors PMOS M3 et M4 du circuit de bascule 120 sont directement connectés à la tension de source d'alimentation VCC. Avec les deux lignes de mot WL_A et WL_B, la ligne de mot WLA est couplée à la cellule de mémoire non volatile MC1, tandis que la ligne de mot WL_B est couplée à la cellule de mémoire non volatile MC2. Dans ce cas d'utilisation des deux lignes de mot WL_A et WL_B, il est également possible de trouver une différence entre des tensions de seuil des cellules de mémoire non volatile MC1 et MC2. Par exemple, dans la condition où la cellule de mémoire non volatile MC1 est effacée tandis que la cellule de mémoire non volatile MC2 est programmée, une tension de la ligne de mot WL_A descend tandis qu'une tension de la ligne de mot WL_B s'élève. En faisant varier des tensions des lignes de mot WL_A et WL_B, il est possible de trouver une différence entre des tensions de seuil des cellules de mémoire non volatile MC1 et MC2, d'après des variations sur des sorties des inverseurs INV1 et INV2, respectivement.
Bien que ceci ne soit pas représenté, l'homme de l'art comprendra que le circuit de fusible électrique 300 représenté sur la figure 4 peut également être formé en incluant le circuit de courant de polarisation 130 de la figure 1.
Comme décrit ci-dessus, des exemples de modes de réalisation de la présente invention procurent une fonction qui est capable d'estimer des marges de lecture des cellules de mémoire non volatile en trouvant des positions de tensions de seuil des cellules de mémoire non volatile constituant le circuit de fusible électrique. En outre, il est possible de détecter une différence entre des tensions de seuil des cellules de mémoire non volatile du circuit de fusible électrique. Le contenu exposé ci-dessus doit être considéré comme illustratif, et non restrictif, et les revendications annexées visent à couvrir tous les perfectionnements, modifications et autres exemples de modes de réalisation qui entrent dans l'esprit et le cadre véritables de la présente invention. Par conséquent, dans la mesure maximale permise par la loi, le cadre de la présente invention doit être déterminé par l'interprétation admissible la plus large des revendications suivantes et de leurs équivalents, et ne doit pas être restreint ou limité par la description détaillée précédente.

Claims (10)

REVENDICATIONS
1. Circuit de fusible électrique, caractérisé en ce qu'il comprend : une première cellule de mémoire non volatile (MC1) connectée à une première ligne de bit (BL) ; une deuxième cellule de mémoire non volatile (MC2) connectée à une deuxième ligne de bit (nBL) ; une bascule (120) connectée aux première et deuxième lignes de bit (BL, nBL) ; et un circuit de courant de polarisation (130) fournissant des courants de polarisation variables à l'une des première et deuxième lignes de bit (EL, nBL) à travers la bascule (120), en réponse à un signal de commande de polarisation (C2) pendant une opération de test.
2. Circuit de fusible électrique selon la revendication 1, caractérisé en ce que les première et deuxième cellules de mémoire non volatile (MC1, MC2) sont commandées en commun par une ligne de mot (WL).
3. Circuit de fusible électrique selon la revendication 1, dans lequel le circuit de courant de polarisation (130) fournit le courant de polarisation variable à l'une des première et deuxième lignes de bit (BL, nBL) conformément à un niveau de tension du signal de commande de polarisation (C2) pendant l'opération de test.
4. Circuit de fusible électrique selon la revendication 3, caractérisé en ce que le circuit de courant de polarisation (130) comprend : un premier transistor PMOS (M5) connecté entre une tension de source d'alimentation (VCC) et la bascule (120), réagissant au signal de commande de polarisation (C2) ; et un deuxième transistor PMOS (M6) connecté entre la tension de source d'alimentation (VCC) et la bascule (120), réagissant au signal de commande de polarisation (C2).
5. Circuit de fusible électrique selon la revendication 1, caractérisé en ce qu'il comprend en outre : un premier circuit de décharge (150) plaçant la deuxième ligne de bit (nBL) à une tension de masse pendant l'opération de test, pour estimer une marge d'une tension de seuil de lapremière cellule de mémoire non volatile (MCi) ; et un deuxième circuit de décharge (140) plaçant la première ligne de bit (BL) à une tension de masse pendant l'opération de test pour estimer une marge d'une tension de seuil de la deuxième cellule de mémoire non volatile (MC2).
6. Circuit de fusible électrique selon la revendication 1, caractérisé en ce qu'il comprend en outre : un circuit de précharge (160) configuré pour précharger les première et deuxième lignes de bit (BL, nBL) en réponse à un signal de commande de précharge (nC5).
7. Circuit de fusible électrique selon la revendication 1, caractérisé en ce qu'il comprend en outre : des inverseurs (INV1, INV2) respectivement connectés aux première et deuxième lignes de bit (BL, nBL).
8. Circuit de fusible électrique selon la revendication 1, caractérisé en ce qu'il comprend en outre : un interrupteur (110) connecté entre la bascule (120) et les première et deuxième lignes de bit (BL, nBL), et fonctionnant en réponse à un signal de commande d'interrupteur (Cl).
9. Circuit de fusible électrique selon la revendication 1, caractérisé en ce que les première et deuxième cellules de mémoire non volatile (MC1, MC2) sont respectivement commandées par des première et deuxième lignes de mot (WLA, WL_B) correspondantes.
10. Circuit de fusible électrique selon la revendication 1, caractérisé en ce que chacune des première et deuxième mémoires non volatiles (MCi, MC2) est constituée d'une parmi une cellule de mémoire morte programmable et effaçable de façon électrique (EEPROM), une cellule de mémoire flash et une cellule de mémoire à grille divisée.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
KR101332121B1 (ko) * 2006-01-27 2013-11-21 킬로패스 테크놀로지, 인크. 전기적으로 프로그램 가능한 퓨즈 비트
CN102682828B (zh) * 2012-05-09 2017-07-11 上海华虹宏力半导体制造有限公司 读出放大器电路以及非易失性存储装置
US9076557B2 (en) * 2012-11-19 2015-07-07 Texas Instruments Incorporated Read margin measurement in a read-only memory

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4995004A (en) * 1989-05-15 1991-02-19 Dallas Semiconductor Corporation RAM/ROM hybrid memory architecture
ITRM20010105A1 (it) 2001-02-27 2002-08-27 Micron Technology Inc Circuito a fusibile per una cella di memoria flash.
US6590825B2 (en) 2001-11-01 2003-07-08 Silicon Storage Technology, Inc. Non-volatile flash fuse element
JP3821697B2 (ja) 2001-12-07 2006-09-13 エルピーダメモリ株式会社 半導体集積回路装置のベリファイ方法および半導体集積回路装置
US6775189B2 (en) 2002-12-25 2004-08-10 Ememory Technology Inc. Option fuse circuit using standard CMOS manufacturing process
US7333383B2 (en) * 2005-08-23 2008-02-19 Infineon Technologies Ag Fuse resistance read-out circuit

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