FR2660457A1 - Circuit de protection contre l'effacement et la programmation d'une memoire remanente. - Google Patents
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Abstract
L'invention concerne un circuit pour empêcher l'effacement et la programmation d'une mémoire rémanente pendant des transitions d'activation et de désactivation. Un générateur de tension d'alimentation (40), recevant une tension de programmation (Vpp) et une tension de circuit (Vcc) produit une tension nodale (Vpwr) qui est la plus grande de Vpp-Vtn et Vcc-Vtw, Vtn et Vtw désignant les tensions de seuil de grille de dispositifs à canal-n et à canal-w intervenant dans le générateur (40); il est prévu un générateur de tension de référence (60) qui produit une tension de référence, une tension de protection et une tension de polarisation pour un comparateur de Vcc (80) et un comparateur de Vpp (90); les deux comparateurs comparent la tension de référence avec les signaux de sortie d'un circuit (100) de division-par-deux de Vcc et d'un circuit (120) de division-par-cinq de Vpp; pendant des transitions d'activation et de désactivation, le circuit fait passer la mémoire rémanente dans un mode de lecture, en évitant ainsi l'application d'une tension destructrice et également un effacement accidentel des contenus de la mémoire rémanente.
Description
La présente invention concerne le domaine des dispositifs de mémorisation
rémanente et, en particulier, un appareil et des moyens pour empêcher un effacement et une programmation accidentels de dispositifs de mémoire nonvolatils ou rémanents, et elle concerne plus particulièrement un circuit de protection contre le sur-effacement et la sur-programmation pendant une séquence d'activation et de désactivation d'alimentation de
mémoires mortes électriquement programmables et électrique-
ment effaçables (EEPROM) ainsi que des mémoires mortes électriquement programmables (EPROM) comportant des grilles flottantes et réalisées selon une technologie
métal-oxyde-semi-conducteur (MOS).
La fabrication de dispositifs de mémorisation rémanente, comme des mémoires mortes électriquement programmables (EPROM), en utilisant une technologie métal-oxyde-semi-conducteur (MOS) est bien connue dans l'art antérieur Ces mémoires EPROM utilisent des cellules de mémorisation comportant des grilles flottantes qui sont généralement formées à partir d'un élément en polysilicium entouré complètement par un isolateur Une charge électrique est transférée dans la grille flottante en utilisant une diversité de techniques, comme une injection en avalanche,
une injection en canal, un effet de tunnel Fowler-
Nordheim, une injection d'électrons chauds en canal, etc Une diversité de phénomènes ont été exploités pour enlever la charge des grilles flottantes, notamment
une exposition de la mémoire à un rayonnement ultraviolet.
La grille flottante est programmée lorsque la charge est emmagasinée dans cette grille flottante La cellule se trouve dans un état non programmé, ou d'effacement,
quand la grille flottante est déchargée.
Du fait des processus complexes et longs nécessaires pour l'effacement de mémoires EPROM, ces dispositifs ont été utilisés principalement
dans des applications nécessitant des mémoires mortes.
Des mémoires mortes électriquement programmables et électriquement effaçables (EEPROM) ont été conçues pour un effacement et une ré-écriture des dispositifs de mémorisation sur une base octet-par-octet Ces mémoires EEPROM ont également été appelées des mémoires mortes électriquement modifiables Des mémoires EEPROM disponibles dans le commerce ont généralement utilisé une mince région d'oxyde pour transférer la charge
dans une grille flottante et à partir de celle-ci.
Dans une mémoire typique, une cellule à deux transistors est utilisée Par exemple, le brevet des Etats-Unis No 4 203 158 décrit la fabrication d'une telle cellule EEPROM En outre, le brevet des Etats-Unis No 4 266 283 décrit l'agencement de mémoires EEPROM sous la forme d'un réseau o des lignes de sélection X et Y sont prévues pour la sélection, la programmation et la
lecture de différentes cellules EEPROM.
Plus récemment, on a vu apparaître une nouvelle catégorie de mémoires EPROM électriquement effaçables, qui sont parfois appelées des mémoires EPROM ou EEPROM "Flash" Dans ces mémoires, la totalité
du réseau est simultanément effacée électriquement.
Les cellules proprement dites utilisent seulement un seul dispositif par cellule et des cellules de ce genre sont décrites dans la demande de brevet déposée aux Etats-Unis sous le No. de série 892 446, le 8 Août 1986, et ayant pour titre "LOW VOLTAGE EEPROM CELL" (Cellule EEPROM basse tension), cette demande de brevet ayant été cédée au Déposant de la présente invention Des dispositifs de mémorisation "Flash" combinent la capacité d'effacement électrique des mémoires EEPROM avec la simplicité, la densité et l'efficacité d'agencement de cellules EPROM Ainsi, une modification de la cellule EPROM remplace un effacement global par ultraviolets par un effacement global électrique pendant que le dispositif est encore installé dans le système principal Une mémoire "Flash" peut également faire l'objet d'une lecture ou écriture sélective La présente invention est conçu pour l'utilisation de ces cellules
ainsi que pour leurs perfectionnements.
Lorsqu'un système ordinateur auquel est relié une mémoire rémanente subit une transition d'activation ou de désactivation (allumage/extinction),des signaux de niveau de système; comme Vcc ou Vpp, ne sont pas garantis comme étant valables Vcc est généralement une tension d'alimentation de 5 V pour commander la
logique et le mode de lecture du dispositif de mémorisa-
tion rémanente Vpp est une tension d'alimentation de 12 V pour commander le mode de programmation du dispositif de mémorisation rémanente Par l'expression "transition d'activation", la présente invention se rapporte au moment o l'utilisateur met en route le système ordinateur D'autre part, par l'expression "transition de désactivation", la présente invention se rapporte au moment o l'utilisateur arrête le système ordinateur Par le passé, des utilisateurs ont adopté une séquence d'activation et de désactivation pour obtenir une garantie que les signaux de niveau
de système, comme Vcc et Vpp étaient valables.
Le non-respect de la séquence d'activation ou de désactivation expose les dispositifs de mémorisation rémanente à des opérations avec des signaux de niveau de système erronnés et il en résulte une altération des données ou bien un dommage physique du dispositif de mémorisation rémanente Une altération de données
se produit à cause d'une sur-programmation, c'est-
à-dire de l'application d'une tension Vpp au niveau haut lorsque la mémoire rémanence ne se trouve pas dans un mode de programmation Un dommage physique de la mémoire rémanente est en relation avec un autre problème, spécifiquement un sur-effacement Une condition de sureffacement se produit du fait qu'une trop grande charge a été enlevée de la grille flottante, en produisant ainsi un "appauvrissement" de cette grille flottante A la différence d'une sur-programmation o les cellules de la mémoire rémanente ne sont pas endommagées, une condition de sureffacement produit souvent un dommage permanent dans les cellules de
mémorisation du dispositif de mémorisation rémanente.
L'art antérieur le plus proche, et connu du Déposant, concerne un circuit détecteur de coupure de tension qui a été décrit dans un article intitulé "Control Logic and Cell Design for a 4 K NVRAM", IEEE Journal of Solid State Circuits, Volume SC-28, No 5,
Octobre 1983, pages 529-530.
Conformément à l'invention, un circuit est proposé pour empêcher l'effacement et la programmation d'un dispositif de mémorisation rémanente pendant
des transition d'activation et de désactivation.
Un moyen générateur de tension d'alimentation comportant
un dispositif à canal-n et un dispositif à canal-
w dans une configuration de câblage-OU est relié à une tension de programmation Vpp et à une tension de circuit Vcc et produit une tension nodale Vpwr
qui est la plus grande de Vpp Vtn et de Vcc Vtw.
Vtn est la tension de seuil de grille du dispositif à canal-n tandis que Vtw est la tension de seuil de grille du dispositif à canal-w La tension nodale Vpwr est appliquée à un générateur de tension de référence qui produit une tension de référence, une tension de protection et une tension de polarisation pour un comparateur Vcc et un comparateur Vpp Le comparateur Vcc et le comparateur Vpp comparent la tension Vref avec respectivement le signal de sortie d'un circuit de division-par-deux de Vcc et d'un circuit de division-par-cinq de Vpp En conséquence, pendant la transition d'activation du dispositif de mémorisation rémanente o un sur-effacement peut
endommager le réseau ou ensemble de mémorisation, le cir-
cuit force le dispositif de mémorisation rémanente dans un mode de lecture, en faisant en sorte qu'aucune tension endommageante n'atteigne l'ensemble de mémorisation Pendant la transition de désactivation d'un dispositif de mémorisation rémanente o une sur-programmation peut effacer accidentellement le contenu de l'ensemble de mémorisation, le circuit force le dispositif de mémorisation rémanente dans un mode de lecture, en faisant en sorte que la mémoire rémanente se trouve toujours dans un état connu, et en conséquence on peut lire l'ensemble de mémorisation Ainsi, l'utilisation de la réalisation préférée de la présente invention élimine les séquences d'activation et de désactivation de l'art antérieur, et elle assure également une protection contre un effacement et une programmation accidentels, qui est plus grande qu'avec le circuit de détection de coupure de tension de l'art antérieur. D'autres caractéristiques et avantages de l'invention seront mis en évidence, dans la suite
de la description, donnée à titre d'exemple non limitatif
en référence aux dessins annexés dans lesquels: la Figure 1 est un diagramme illustrant le domaine d'utilisation d'un circuit/procédé de l'art antérieur pour protéger un dispositif de mémorisation rémanente contre des signaux de niveau de système parasites pendant une transition d'activation et une transition de désactivation, La Figure 2 est un schéma à blocs illustrant le circuit servant à empêcher l'effacement et la programmation d'un dispositif de mémorisation rémanente et utilisé dans la réalisation préférée de la présente invention. La Figure 3 est un schéma électrique du générateur de tension d'alimentation utilisé dans
la réalisation préférée de la présente invention.
La Figure 4 est un schéma électrique du générateur de tension de référence utilisé dans
la réalisation préférée de la présente invention.
La Figure 5 est un schéma électrique des comparateurs utilisés dans la réalisation préférée
de la présente invention.
La Figure 6 est un schéma électrique du circuit de division-par-deux de Vcc, utilisé dans
la réalisation préférée de la présente invention.
La Figure 7 est un schéma électrique du circuit de division-par-cinq de Vpp utilisé dans
la réalisation préférée de la présente invention.
La Figure 8 est un diagramme montrant le domaine d'utilisation du circuit pour empêcher l'effacement et la programmation d'un dispositif de mémorisation rémanente, utilisé dans la réalisation
préférée de la présente invention.
On va décrire un circuit pour effacer l' effacement et la programmation d'un dispositif de mémorisation rémanente pendant des transitions
d'activation et de désactivation Dans la description
qui va suivre, de nombreux détails spécifiques sont indiqués, comme des types de conductivités spécifiques, pour permettre une bonne compréhension de la présente invention Dans d'autres cas, des éléments bien connus comme des résistances, des dispositifs à canal->n, des dispositifs à canal-p, des dispositifs à canal-w et d'autres techniques de fabrication bien connues pour la réalisation des circuits n'ont pas été décrits en détail de façon
à ne pas obscurcir inutilement la présente invention.
Il est évident pour un spécialiste de ce domaine qu'un dispositif de mémorisation rémanente se rapporte à une mémoire de lecture/écriture se présentant sous une forme de circuit intégré et qui retient des données
aussi bien avec que sans alimentation électrique.
En outre, il doit être évident pour un spécialiste de ce domaine qu'un dispositif de mémorisation rémanente concerne des mémoires EPROM, EEPROM et des dispositifs
de mémorisation "Flash".
Dans la réalisation préférée de la présente invention, le circuit de la présente invention est formé en même temps que l'ensemble de cellules de mémoire sur un substrat en silicium de type-p Un traitement métal-oxydesemi-conducteur ordinaire (MOS) est utilisé et, plus spécifiquement, une technologie métal-oxyde-semi-conducteur complémentaire (CMOS) est utilisée pour la mise en oeuvre de la présente
invention, selon laquelle des dispositifs de type-
N sont formés dans le substrat et des dispositifs
de type-p sont formés dans les puits-n, les puits-
n étant d'abord formés dans le substrat Des dispositifs
à canal -w sont aussi utilisés dans la présente invention.
Un dispositif à canal-w est un dispositif à canal-
N ayant une tension de seuil de grille approximativement
de 0,0 volt.
Les cellules de mémorisation utilisées dans la réalisation présentement préférée comprennent des grilles flottantes qui sont séparées des régions de canaux par une épaisseur d'oxyde approximativement od de 100 A Une grille de commande, qui est réalisée à partir d'une seconde couche de polysilicium, est située sur la grille flottante La grille flottante est chargée par l'injection en canal d'électrons qui parviennent dans la porte flottante et qui sont déchargés par la transmission en tunnel d'une charge depuis la grilole flottante et au travers de l'oxyde de grille Les détails de fabrication des cellules sont décrits dans une demande de brevet déposée aux Etats-Unis sous le No de série 892 446, ayant pour titre "LOW VOLTAGE EEPROM CELL", cette
demande de brevet étant cédée au Déposant de la pré-
sente invention.
La mémoire EPROM "Flash" fabriquée avec les cellules décrites ci-dessus reçoit un potentiel d'effacement/programmation Vpp, produit à l'extérieur et d'une valeur approximative de 12 V ainsi qu'une tension Vcc de 5 V pour des opérations normales de lecture Les circuits représentés sur les Figures 2 à 7 sont soumis à la tension Vpp pour faire passer le dispositif de mémorisation rémanente dans un mode de programmation et sont également soumis à la tension Vcc pour faire passer le dispositif de mémorisation
rémanente dans un mode de lecture.
La Figure 1 est un diagramme illustrant le domaine d'utilisation d'un circuit de l'art antérieur pour protéger un dispositif de mémorisation permanente contre des signaux parasites pendant une séquence d'activation et de désactivation L'axe-x du diagramme correspond à la tension de lecture Vcc et l'axe Y correspond à la tension de programmation Vpp La zone "Vcc bas actif" 15 et la zone "Vpp HB actif" 19 sont des zones protégées par les procédés de l'art
antérieur Par "séquencement d'activaction et de désacti-
vation", la présente invention se réfère aux opérations recomman-
dées par les fabricants de dispositifs de mémorisation à des utilisateurs finaux pour assurer une protection contre un effacement ou une programmation accidentels du dispositif de mémorisation qui sont causés par des signaux de niveau de système parasites qui peuvent exister pendant les transitions d'activation et de désactivation En référence à nouveau à la Figure 1, la zone 17 représente les zones non protégées ou inconnues du dispositif de mémorisation rémanente lorsqu'il subit une transition d'activation ou de désactivation La zone inconnue 17 est l'opposé des zones protégées ou connues 21 qui correspondent
à un état "lecture seule" du dispositif de mémorisa-
tion rémanente, et de la zone 23 qui correspond à la zone de lecture/écriture du dispositif de mémorisation rémanente Il est bien connu pour un spécialiste de ce domaine que l'état ou mode d'un dispositif de mémorisation rémanente est défini par une machine à états qui fait également partie du dispositif de mémorisation rémanente Pour éviter un effacement ou une programmation accidentels du dispositif, une séquence d'activation et de désactivation est généralement
recommandée Par exemple, pendant la transition d'activa-
tion, il est recommandé à l'utilisateur final d'attendre jusqu'à ce que Vcc atteigne un état stable avant d'appliquer la tension Vpp De façon analogue, pendant la transition de désactivation, il est recommandé à l'utilisateur final de réduire la tension Vpp en
dessous d'un seuil avant de réduire la tension Vcc.
Cependant, les procédures recommandées ne sont pas
toujours suivies En général, le dispositif de mémorisa-
tion rémanente tel que la mémoire rémanente EPROM "Flash" est vulnérable (pendant environ 10 % du temps) à un effacement ou programmation accidentels causés par des signaux de niveau de système parasites qui peuvent exister pendant des transitions d'activation ou de désactivation Il en résulte que le dispositif de mémorisation rémanente peut être soumis à une altération de données en résultat d'une surprogrammation et également à des dommages irréversibles dans l'ensemble de mémorisation en résultat d'un sur-effacement. La Figure 2 est un schéma à blocs représentant
le circuit pour empêcher un effacement ou une programma-
tion, qui est utilisé dans la réalisation préférée de la présente invention Le circuit 30 comprend un générateur d'alimentation électrique 40, un générateur de tension de référence 60, un comparateur de Vcc
, un comparateur de Vpp 90, un circuit 100 de division-
par-deux de Vcc et un circuit 120 de division-par-
cinq de Vpp Le générateur de tension d'alimentation 40 reçoit la tension de lecture Vcc 32 et la tension de programmation Vpp 34 pour produire une tension nodale Vpwr 33 La tension nodale Vpwr 33 est également appliquée au générateur de tension de référence 60, au comparateur de Vcc 80, au comparateur de Vpp 90, à l'inverseur 35 ainsi qu'à la porte NON-OU 37 La tension de lecture Vcc 32 est également appliquée au circuit de divisionpar-deux 100, dont le signal de sortie
est également appliqué au comparateur de Vcc 80.
De façon analogue, la tension de programmation Vpp 34 est également appliquée au circuit de divison-par-cinq 120, dont le signal de sortie est également appliqué au comparateur de Vpp 90 Une ligne TEST 31 de signaux de dérivation sur option est également reliée à la porte NON-OU 37 Les signaux de sortie du circuit 30 sont LOW Vcc 36 et Vpp HN 38 Il est évident pour un spécialiste de ce domaine que le circuit 30 est l'un des nombreux circuits qui constituent un dispositif de mémorisation rémanente Il est également évident pour un spécialiste de ce domaine que les signaux de sortie 36 et 38 du circuit 30 sont appliqués à il une machine à états d'un dispositif de mémorisation rémanente, qui n'est pas représenté Dans la réalisation préférée de la présente invention, la machine à états du dispositif de mémorisation rémanente ferait passer l'ensemble de mémorisation rémanente dans un mode de lecture ou bien de lecture/écriture (c'est-à-dire un amincissement de la zone non protégée ou inconnue de la Figure 1) en réponse à la réception des signaux de sortie
du circuit 30.
En référence à nouveau à la Figure 2, le générateur d'alimentation 40 du circuit 30 produit une tension nodale Vpwr 33 pour le circuit 30 si Vcc ou bien Vpp a un niveau suffisamment élevé Le générateur de tension d'alimentation 40 permet également la détection des deux niveaux de Vcc et Vpp avec un circuit En réponse à la réception de la tension nodale Vpwr 33, le générateur de tension de référence applique au comparateur de Vcc 80 et au comparateur de Vpp 90 une tension de référence ayant une valeur nominale de 1,75 V et qui doit être comparée à Vcc divisé -par- deux et à Vpp divisé-par-cinq,en établissant ainsi respectivement les valeurs nominales de 3,5 V et 8,75 V pour Vcc et Vpp Le-s signaux de sortie des comparateurs 80 et 90 sont ensuite mémorisés par l'inverseur 35 est la porte NON-OU 37 pour produire les signaux de sortie destinés au reste du dispositif de mémorisation rémanente, notamment la machine à états et l'ensemble de mémorisation Additionnellement, le signal de sortie Vpp HB 38 du circuit 30 peut faire l'objet, sur option, d'une sur- écriture par le signal de TEST 31 en vue de l'exécution d'autres opérations concernant les performances du système, comme des
signalisations de vieillissement.
La Figure 3 est un schéma électrique du générateur de tension d'alimentation qui est utilisé
dans la réalisation préférée de la présente invention.
Le générateur de tension d'alimentation 40 comprend des dispositifs à canal-n 44, 50, 52, 56, des dispositifs à canal-p 46, 48, 54, un dispositif à canal-w 42 et un contrôleur de courant 58 Le dispositif à canal- w 42 et le dispositif à canal-n 44 sont reliés selon une configuration à câblage-OU de manière à produire
une tension nodale Wpwr 33 Le dispositif à canal-
n 44 reçoit via une diode la tension de programmation Vpp 34 D'autre part, le dispositif à canal-w 42 reçoit la tension de lecture Vcc 32 Le dispositif à canal-w 42 a une tension de seuil de grille Vtw, et le dispositif à canal-n 44 a une tension de seuil de grille Vtn Ainsi, la tension nodale Vpwr 33
est la plus grande des deux valeurs Vcc-Vtw ou Vpp-
Vtn Comme mentionné dans le paragraphe précédent, la combinaison du dispositif à canal-w 42 et du dispositif à canal-n 44 permet de détecter à la fois les niveaux de Vcc et de Vpp avec le même circuit Il en résulte également qu'avec la tension nodale Vppwr 33, le générateur de tension d'alimentation 40 constitue une source de tension pour le circuit 30 si Vcc ou bien Vpp a un niveau suffisamment élevé La tension nodale Vpwr 33 est également appliquée au dispositif à canal-p 54 et au dispositif à canal-n 56 en vue de produire à la sortie la tension LOW Vcc 36 Le
dispositif à canal-p 54 et le dispositif à canal-
n 56 sont également reliés au comparateur de Vcc , qui n'est pas représenté sur la Figure 3 La tension nodale Vpwr 33 est également appliquée aux dispositifs à canal-p 46, 48 et au dispositif à canal-n 50 pour produire à la sortie la tension Vpp HB 38 Le dispositif à canal-p 46 et le dispositif à canal-n 50 sont reliés au comparateur de Vpp 90,
qui n'est également pas représenté sur la Fig 3.
La tension nodale Vpwr 33 est également appliquée au générateur de tension de référence 60 pour la génération de plusieurs signaux pour les comparateurs et 90 Le générateur de tension de référence 60 n'est également pas représenté sur la Figure 3 Finale- ment, le signal de dérivation sur option transmis par la ligne TEST 31 est appliqué au dispositif à
canal-p 46 et au dispositif à canal-n 52 par l'inter-
médiaire du contrôleur de courant 58 en vue d'exercer, sur option une action prioritaire par rapport à la sortie 38 du circuit 40 Le signal de dérivation sur option 31 peut être nécessaire pour effectuer des tests de performances de système, comme des tests de vieillissement pour le dispositif de mémorisation
rémanente.
La Figure 4 est un schéma électrique du générateur de tension de référence utilisé dans
la réalisation préférée de la présente invention.
Le générateur de tension de référence comprend une charge formée par une résistance 62, des dispositifs à canal-w 64, 66 et des dispositifs à canal-n 68, et 72 La résistance formant charge 62 est soumise à la tension nodale Vpwr 33 La résistance 62 est
en outre reliée à une paire de dispositifs à canal-
W 64 et 66 et à une autre paire de dispositifs à canal-n 68 et 70 Les dispositifs à canal-n 70 et 72 forment également une autre paire produisant à sa sortie le courant de polarisation 74 La tension de référence 76 est produite à la sortie du dispositif à canal-w 64 tandis que la tension de protection 78 est produite à la sortie de la résistance de charge 62 Le générateur de tension de référence 60 est responsable de la production d'une tension de référence
qui soit stable dans le temps et à la température.
A cet égard, on a utilisé une configuration delta-
Vt La tension nodale Vpwr est (Vtn+Vtn)-(Vtw+Vtw) Du fait que la paire de dispositifs à canal-w 64 et 66 et la paire de dispositifs à canal-n 68 et 70 ont des variations semblables dans le temps et en fonction de la température, cette configuration produit l'effet désiré de compenser leurs propres variations dans le temps
et à la température La paire de dispositifs à canal-
n 70, 72 a une configuration symétrique et, en tant que telle, elle produit le courant de polarisation
74 pour les comparateurs 80, 90.
La Figure 5 est un schéma électrique des comparateurs utilisés dans la réalisation préférée de la présente invention Les comparateurs 80, 90 sont des amplificateurs différentiels identiques et comprennent chacun un dispositif à canal-n 82 et une paire de dispositifs à canal-n d'adaptation 84 et 86, une paire de dispositifs à canal-w d'adaptation
92 et 94 et une paire de dispositifs à canal-p d'adapta-
tion 96 et 98 Les dispositifs à canal-p d'adaptation
96 et 98 sont reliés à la tension nodale Vpwr 33.
Les dispositifs à canal-w d'adaptation 92 et 94 reçoivent la tension de protection 78 en provenance du générateur
de tension de référence 60 Le dispositif à canal-
n 84 de la paire d'adaptation et les dispositifs
84 et 86 sont reliés au circuit 100 de division-
par-deux de Vcc et au circuit 120 de division-par-
cinq de Vpp Le dispositif à canal-n 86 reçoit la tension de référence 76 en provenance du générateur de tension de référence 60 Finalement, le dispositif à canal-n 82 reçoit la tension de polarisation 74 en provenance du générateur de tension de référence Les comparateurs 80,99 ont une configuration asymétrique pour la sortie 88 Il est évident pour un spécialiste de ce domaine
que les comparateurs 80, 90 sont des circuits amplifica-
teurs différentiels ayant des sorties asymétriques.
Le dispositif à canal-n 82 forme la source de courant pour l'amplificateur Les dispositifs à canal-n adaptés 84, 86 forment une paire différentielle La paire de dispositifs à canal-w adaptés 92, 94 assure une protection de la paire de dispositifs à canal-n adaptés 84, 86 contre une coupure assistée par grille La paire de dispositifs à canal-n adaptés 96, 98 est connectée selon une configuration symétrique qui est utilisée pour convertir les différentes tensions et les différents courants en une sortie asymétrique 88 La sortie asymétrique 88 est appliquée au dispositif à canal-p 54 et au dispositif à canal-n 56 ou bien
au dispositif à canal-p 46 et au dispositif à canal-
n 50, comme illustré sur la Figure 3.
la Figure 6 estun schéma électrique du circuit de division-par-deux de Vcc, utilisé dans la réalisation préférée de la présente invention Le circuit 100
de division-par-deux comprend des dispositifs à canal-
p 102, 104, 106, 108, 112, 114, 116 et 118 Les disposi-
tifs à canal-p 104 et 114 constituent le circuit de division-par-deux nominal tandis que les autres dispositifs à canal-p établissent un certain degré d'adaptation du masque métallique Les puits des dispositifs à canal-p 102, 104, 106 et 108 sont reliés à la source de façon à éliminer des écarts de Vt dûs à l'effet de corps Le signal d'entrée appliqué au circuit 100 de division-par-deux est la tension de lecture Vcc, et le signal de sortie est Vccdiv 99, qui est appliqué au comparateur de Vcc 80 Dans la réalisation préférée de la présente invention, les paires de dispositifs à canal-p 102, 112, 116
et 108, 118 ne sont pas reliées à la ligne de sortie.
Un spécialiste de ce domaine comprendra que cet agencement ouvert permet d'obtenir un certain degré d'adaptation
de masque métallique pour le circuit 100 de division-
par-deux.
La Figure 7 est un schéma électrique du circuit de division-par-cinq de Vpp qui est utilisé
dans la réalisation préférée de la présente invention. Le circuit 120 de division-par-cinq comprend des dispositifs à canaux-p
122, 124, 126, 128, 130, 132, 134, 136 et 138 Les dispositifs à canaux-p 122, 124, 126, 132 et 138 sont reliés dans une configuration en cascade de manière à constituer le circuit nominal de division-par-cinq tandis que les autres dispositifs
à canaux-p créent un certain degré d'adaptation facultati-
ve du masque métallique Le signal d'entrée au circuit de division-parcinq est Vpp, et le signal de sortie est Vppdiv 140, qui est appliqué au comparateur
de Vpp 90.
La Figure 8 est un diagramme illustrant la gamme d'utilisation du circuit pour empêcher un effacement ou une programmation, ce circuit étant utilisé dans la réalisation préférée de la présente invention Exactement comme le diagramme de la Figure 1, l'axe-X du diagramme de la Figure 8 correspond à la tension de lecture Vcc et l'axe Y correspond à la tension de programmation Vpp Le diagramme de la Figure 8 doit être comparé au diagramme de la Figure 1 La zone 156 représente la zone o à la fois Vcc et Vpp sont suffisamment faibles pour qu'il ne puisse pas se produire une programmation et un sureffacement parasites Dans cette zone, les tensions sont également trop faibles pour faire fonctionner le circuit La zone représente la région o LOW Vcc est actif, assurant ainsi une protection contre les programmations et sur-effacements parasites La zone 148 est la région o Vpp HB est actif, assurant ainsi une protection contre les programmations et sur-effacements parasites La zone 151 est la région o un utilisateur final doit faire en sorte qu'il ne se produise aucune écriture parasite sur le dispositif La zone 142 est la zone opérationnelle valable pour
une mise à jour du contenu d'une mémoire "Flash".
Dans ces conditions, il n'est pas possible d'effectuer une activation ou une désactivation du dispositif sans passer par la zone protégée définie par la zone 148 et la zone 150 A titre de comparaison, la zone non protégée 151 qui est représentée sur la Figure 8 est sensiblement plus petite que la zone non protégée 17 qui est représentée sur la Figure 1 En conséquence, la présente invention protège des dispositifs de mémorisation rémanente d'une meilleure façon contre des signaux de niveau de système parasites pendant
les transitions d'activation et de désactivation.
Bien que la présente invention ait été décrite de façon particulière en référence aux Figures 1 à 8 et en relation avec des circuits intégrés, il va de soi que les figures sont données seulement à titre d'illustration et ne doivent pas exercer d'effet limitatif sur l'invention En outre, il est clair que le procédé et l'appareil de la présente invention sont utilisables dans de nombreuses applications o il est nécessaire d'assurer une protection contre des signaux de niveau de système parasites pendant des transitions d'activation et de désactivation
d'un dispositif de mémorisation rémanente.
Bien entendu, la présente invention n'est nullement limitée aux modes de réalisation décrits et représentés; elle est susceptible de nombreuses variantes accessibles à l'homme de l'art, suivant les applications envisagées et sans que l'on ne s'écarte
de l'esprit de l'invention.
Claims (19)
1 Circuit pour empêcher l'effacement ou la programmation d'un dispositif de mémorisation rémanente pendant une transition d'activation ou de désactivation, ledit circuit étant relié à un machine à états dudit dispositif de mémorisation rémanente, ladite machine à états produisant des ordres pour amener ledit dispositif de mémorisation rémanente dans une pluralité d'états ou de noeuds en réponse à une réception de signaux pour ledit circuit, ladite machine à états étant relié à un réseau de cellules de mémorisation de ladite mémoire rémanente, lesdites cellules de mémorisation comportant une grille flottante, circuit caractérisé en ce qu'il comprend: un moyen ( 40) de génération de tension d'alimentation relié à une première tension externe (Vcc 32) et à une seconde tension externe (Vpp 34) pour produire une source de tension nodale (Vpwr 33) lorsque soit la première tension externe, soit la seconde tension externe dépasse un seuil de tension prédéterminé (Vtn; Vtw); un premier moyen de division ( 100) relié à ladite première tension externe pour diviser ladite
première tension externe par un premier poids prédé-
terminé; un second moyen de division ( 120) relié à ladite seconde tension externe pour diviser cette seconde tension externe par un second poids prédéterminé; un moyen ( 60) de génération de tension de référence relié audit moyen ( 40) de génération de tension d'alimentation pour produire au moins une tension de référence ( 76), une tension de protection ( 78) et une tension de polarisation ( 74) au moyen desquelles les signaux de sortie dudit premier moyen de division ( 100) et dudit second moyen de division ( 120) peuvent être comparés avec ladite tension de référence; un premier moyen de comparaison ( 80) relié audit premier moyen de division ( 100) et audit moyen ( 60) de génération de tension de référence pour comparer le signal de sortie dudit premier moyen de division ( 100) avec ladite tension de référence, ledit premier moyen de comparaison ( 80) étant en outre relié audit moyen ( 40) de génération de tension d'alimentation pour recevoir ladite source de tension, ledit premier moyen de comparaison ( 80) étant relié audit état-machine dudit dispositif de mémorisation rémanente pour produire une première tension de coupure quand le signal de sortie dudit premier moyen de division ( 100) dépasse ladite tension de référence, un second moyen de comparaison ( 90) relié audit second moyen de division ( 120) et audit moyen ( 60) de génération de tension de référence pour comparer le signal de sortie dudit second moyen de division ( 120) avec ladite tension de référence, ledit second moyen de comparaison ( 90) étant en outre relié audit moyen ( 40) de génération de tension d'alimentation pour recevoir ladite source de tension nodale, ledit second moyen de comparaison ( 90) étant relié audit état-machine dudit dispositif de mémorisation rémanente pour produire une seconde tension de coupure quand ladite tension de référence dépasse le signal de
sortie dudit second moyen de division ( 120).
2 Circuit selon la revendication 1, caractérisé en ce que ledit moyen ( 40) de génération de tension d'alimentation comprend au moind un dispositif à canal-n ( 44; 50; 52; 56) et au moins un dispositif à canalw ( 42) reliés en un noeud à câblage-OU, ledit dispositif à canal-n étant relié par diode à ladite première tension externe, ledit dispositif à canal-n comportant une tension de seuil de grille de canal-n, ledit dispositif à canal-w étant relié à ladite seconde tension externe, ledit dispositif à canal-w comportant une tension de seuil de grille
de canal-w.
3 Circuit selon la revendication 1, caractérisé en ce que ledit seuil de tension prédéterminé correspond à la différence entre ladite première tension externe (Vcc) et ladite tension de seuil
de grille de canal-n (Vtn).
4 Circuit selon la revendication 1, caractérisé en ce que ledit seuil de tension prédéterminé correspond à la différence entre ladite seconde tension externe (Vpp) et ladite tension de seuil de grille
de canal-w (Vtw).
Circuit selon la revendication 2, caractérisé en ce que, dans le moyen ( 40) de génération
de tension d'alimentation, ledit noeud à câblage-
OU est relié à un dispositif à canal-p ( 46, 48, 54), ledit dispositif à canal-p étant en outre relié à un dispositif à canal-n pour produire ladite première
tension de coupure.
6 Circuit selon la revendication 2, caractérisé en ce que, dans ledit moyen ( 40) de génération
de tension d'alimentation, ledit noeud à câblage-
OU est relié à un dispositif à canal-p, ledit dispositif à canal-p étant en outre relié à un dispositif à
canal-n pour produire ladite seconde tension de coupure.
7 Circuit selon la revendication 2, caractérisé en ce que, dans ledit moyen ( 40) de génération
de tension d'alimentation, ledit noeud à câblage-
OU est relié audit moyen ( 60) de génération de tension de référence de façon à lui appliquer ladite source de tension nodale (Vpwr 33), cette source de tension
nodale étant supérieure audit seuil de tension prédéter-
miné (Vtn; Vtw).
8 Circuit selon la revendication 5, caractérisé en ce que le dispositif à canal-p et le dispositif à canal-n sont en outre reliés audit
premier moyen de comparaison ( 80).
9 Circuit selon la revendication 6, caractérisé en ce que le dispositif à canal-p et le dispositif à canal-n sont en outre reliés audit
second moyen de comparaison ( 90).
Circuit selon la revendication 5, caractérisé en ce que, dans ledit moyen ( 40) de génération de tension d'alimentation, ladite première tension de coupure est ladite source de tension nodale (Vpwr 33) si le signal de sortie du premier moyen de comparaison
( 80) excède la source de tension nodale.
11 Circuit selon la revendication 5, caractérisé en ce que, dans ledit moyen ( 40) de génération de tension d'alimentation, ladite première tension de coupure est la tension de sortie dudit premier moyen de comparaison ( 80) si la source de tension nodale excède le signal de sortie dudit premier moyen
de comparaison ( 80).
12 Circuit selon la revendication 6, caractérisé en ce que, dans ledit moyen ( 40) de génération de tension d'alimentation, ladite seconde tension de coupure est la tension de sortie du second moyen de comparaison ( 90) si le signal de sortie de ce second moyen de comparaison ( 90) excède ladite source
de tension nodale.
13 Circuit selon la revendication 6, caractérisé en ce que, dans ledit moyen ( 40) de génération de tension d'alimentation, ladite seconde tension de coupure est ladite source de tension nodale si cette source de tension nodale excède le signal de
sortie dudit second moyen de comparaison ( 90).
14 Circuit selon la revendication 1, caractérisé en ce que ledit moyen ( 60) de génération de tension de référence comprend une charge formée par une résistance ( 62), une pluralité de dispositifs à canal-w ( 64, 66) et une pluralité de dispositifs à canal-n ( 68, 70, 72), ladite résistance de charge ( 62) étant reliée audit noeud à câblage-OU dudit moyen ( 40) de génération de tension d'alimentation, ladite résistance de charge ( 62) étant en outre reliée auxdits dispositifs à canal-w ( 64, 66) et étant également
reliés auxdits dispositifs à canal-n ( 68, 70, 72).
Circuit selon la revendication 14, caractérisé en ce que, dans le moyen ( 60) de génération de tension de référence, ladite charge formée par la résistance ( 62) fournit ladite tension de protection audit premier moyen de comparaison ( 80) et audit
second moyen de comparaison ( 90).
16 Circuit selon la revendication 14, caractérisé en ce que, dans ledit moyen de génération
de tension de référence, ledit dispositif à canal-
w ( 64, 66) fournit ladite tension de référence audit premier moyen de comparaison ( 80) et audit second
moyen de comparaison ( 90).
17 Circuit selon la revendication 14, caractérisé en ce que, dans ledit moyen ( 60) de génération
de tension de référence, lesdits dispositifs à canal-
n ( 68, 70, 72) fournissent ladite tension de polarisation audit premier moyen de comparaison ( 80) et audit
second moyen de comparaison ( 90).
18 Circuit selon la revendication 1, caractérisé en ce que ledit premier moyen de division
( 100) comprend une pluralité de dispositifs à canal-
p ( 100, 102, 104, 106, 108, 110, 112, 114, 116, 118) branchés selon une configuration en cascade, le premier dispositif à canal-p étant relié à ladite première tension externe, les dispositifs à canal-p produisant en outre une tension correspondant à une division de ladite première tension externe par ledit premier
poids prédéterminé.
19 Circuit selon la revendication 18, caractérisé en ce que, pour le premier moyen de division,
ledit premier poids prédéterminé est égal à deux.
Circuit selon la revendication 1, caractérisé en ce que ledit second moyen de division
( 120) comprend une pluralité de dispositifs à canal-
p ( 122,124,126,128,130,134,136,138) branchés selon une configuration en cascade, le premier dispositif à canal-p étant relié à ladite seconde tension externe et lesdits dispositifs à canal-p produisant en outre une tension correspondant à une division de ladite
seconde tension externe par ledit poids prédéterminé.
21 Circuit selon la revendication 20, caractérisé en ce que, pour le second moyen de division ( 120), ledit second poids prédéterminé est égal à
cinq.
22 Circuit selon la revendication 1, caractérisé en ce que ledit premier moyen de comparaison
( 80) et ledit second moyen de comparaison ( 90) compor-
tent chacun au moins un dispositif à canal-n, ( 82) au moins une paire de dispositifs à canal-n ( 84,86), au moins une paire de dispositifs à canalw ( 92,94) et au moins une paire de dispositifs à canal-p ( 96,98), ledit premier moyen de comparaison ( 80) et ledit second moyen de comparaison ayant chacun une configuration de sortie asymétrique
( 88).
23 Circuit selon la revendication 22, caractérisé en ce que ledit dispositif à canal-n ( 82) est relié à ladite tension de polarisation (Vbias) pour produire une source de courant pour lesdits moyens de comparaison, ledit dispositif à canal-n étant en outre relié à ladite paire de dispositifs à canal-n ( 84,86), ladite paire de dispositifs à canal-n étant adaptée et reliée audit moyen ( 60) de génération de tension de référence, audit premier moyen de division ( 100) et audit second moyen de division ( 120) pour amplifier leur tension différentielle, ladite paire de dispositifs à canal-n étant en outre reliée à ladite paire de dispositifs à canal-w ( 92,94), ladite paire de dispositifs à canal-w étant reliée audit moyen ( 60) de génération de tension de référence pour réduire au minimum le risque de coupure assistée par grille de ladite paire de dispositifs à canal-n, ladite paire de dispositifs à canal-w étant en outre reliée à ladite paire de dispositifs à canal-p ( 96,98) pour produire un courant de polarisation pour lesdits moyens de comparaison ( 80, 90), et ladite paire de dispositifs à canal-p étant reliée audit noeud à câblage-OU dudit
moyen ( 40) de génération de courant d'alimentation.
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