WO2007010115A1 - Amplificateur de lecture pour memoire non volatile - Google Patents

Amplificateur de lecture pour memoire non volatile Download PDF

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WO2007010115A1
WO2007010115A1 PCT/FR2006/001686 FR2006001686W WO2007010115A1 WO 2007010115 A1 WO2007010115 A1 WO 2007010115A1 FR 2006001686 W FR2006001686 W FR 2006001686W WO 2007010115 A1 WO2007010115 A1 WO 2007010115A1
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reading
node
transistor
sense amplifier
voltage
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PCT/FR2006/001686
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Francesco La Rosa
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Stmicroelectronics Sa
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

Definitions

  • the present invention relates to a memory cell reading amplifier.
  • the present invention more particularly relates to a sense amplifier comprising a read node connected directly or indirectly to a memory cell, an active stage connected to the reading node and comprising means for supplying a read current on the reading node, and a data output connected to the output of a comparator which compares to a reference voltage the voltage present on a node of the active stage, the latter being representative of the conductivity state of the memory cell.
  • the present invention applies in particular, but not exclusively to non-volatile memories, such as EEPROM memories, and FLASH EEPROM, and more particularly to PCM phase change memories.
  • each memory cell can take two distinct states, namely an erased state and a programmed state.
  • each memory cell comprises an alloy that can take for example a crystalline state and an amorphous state, the transition from one state to the other being carried out by heating / cooling cycles of the alloy, in particular depending on the duration of the cooling cycle or heating.
  • a sense amplifier makes it possible to detect the programmed or erased state of a memory cell of a non-volatile memory by comparing the value of a current flowing through the memory cell. with a reference current.
  • the fact that the memory cell is programmed or erased results in a state of determined conductivity of the memory cell, and corresponds by convention to a determined value of the data recorded by the memory cell, for example 1 for the programmed state and 0 for the erased state.
  • FIG. 1 schematically represents a conventional architecture of a sense amplifier SA1 of a non-volatile memory.
  • the sense amplifier SA1 comprises a control stage CST1, a read stage RST1 comprising a read node Sin, and an output stage OST having a data output Sout, these stages being electrically powered by a voltage Vcc.
  • the control stage CST1 comprises transistors TP1, TP2 and TN1 connected in series, as well as a transistor TN2 connected in parallel with the transistor TN1.
  • the transistor TP1 receives on its source the voltage Vcc, on its gate a reference voltage Vrefp.
  • the drain of the transistor TP1 is connected to the source of the transistor TP2.
  • a control signal EN1 is applied to the control gate of the transistors TP2 and TN2.
  • the drain of transistor TP2 is connected to the drains of transistors TN1 and TN2 whose sources are grounded.
  • the gate of transistor TN1 is connected to reading node Sin.
  • the read stage RST1 comprises two transistors TP3 and TN3 connected in series.
  • the transistor TP3 receives the voltage Vcc on its source and the voltage Vrefp on its gate.
  • the drain of the transistor TP3 and the drain of the transistor TN3 are connected to a node N1 which is connected to the input of the output stage OST.
  • the source of the transistor TN3 is connected to the reading node Sin, on which a voltage Vs appears. called "reading voltage".
  • the gate of the transistor TN3 is connected to a node CH which receives a voltage V (CH) taken from the drain of the transistor TP2 of the control stage CST1.
  • the read stage further comprises a precharge transistor TN4 connected in parallel with the transistor TP3 and whose drain receives the voltage Vcc.
  • the gate and the source of the transistor TN4 are respectively connected to the data output Sout of the sense amplifier SA1, and to the node N1.
  • the output stage OST comprises a comparator CP comprising a positive input receiving the voltage Vrefp and a negative input receiving a voltage V (Nl) present on the node N1.
  • the output of the comparator which forms the data output Sout of the sense amplifier is also looped back to the gate of the transistor TN4.
  • the reading node Sin is connected in FIG. 1 to a non-volatile memory cell MC (i, j, k) of a memory plane MA (a single memory cell has been represented for the sake of simplicity), in particular by the intermediate of a transistor TS (k) for selecting a column k of word and a bit line BL (j, k).
  • Transistors TS (k) are driven by a column selection signal SEL (k) from a column decoder (not shown).
  • the memory cell belongs to an EEPROM memory, and therefore comprises a floating gate transistor whose source is connected to ground and whose gate receives a read voltage Vr during a read phase.
  • the threshold voltage of the floating gate transistor depends on its programmed or erased state and the read voltage Vr is selected between the threshold voltage at the programmed state and the threshold voltage at the erased state. Thus, when the read voltage Vr is applied, the floating gate transistor is strongly on if it is in the programmed state (low threshold voltage), or is on the contrary weakly passing or even blocked if it is in the erased state (high threshold voltage).
  • the transistor TN2 is then conducting.
  • the transistor TP2 is off, and the drain of the transistor TN1 is connected to ground. No current flows in the control stage CST1.
  • the transistors TP1 and TP3 are blocked and no current flows in the read stage RST1.
  • the reading of a memory cell MC (i, j, k) is preceded by an address decoding phase, provided by the column decoder, making it possible to connect the bit line BL (j, k) of the cell memory at the reading node Sin of the sense amplifier.
  • the reading of the memory cell comprises a precharging phase of the bit line BL (j, k), and a reading phase of the data stored in the memory cell.
  • the read voltage Vr is applied from the precharge phase to the gate of the floating gate transistor of the memory cell to be read.
  • the sense amplifier SA1 is first activated by raising the voltage Vrefp to the value Vcc-Vtp, where Vtp is the threshold voltage of the PMOS transistors.
  • the transistors TP1 and TP3 then operate as current generators and respectively supply currents Ib and Ir in their respective stages.
  • the precharging phase is engaged by setting the signal EN1 to 0.
  • Transistor TN2 is blocked and transistor TP2 turns on.
  • the voltage V (CH) on the node CH which is applied to the gate of the transistor TN3 increases and the latter becomes conducting.
  • the transistors TP3 and TN4 are also on (the voltage V (Sout) at the data output Sout is high), and a precharge current is supplied on the reading node Sin.
  • the TN4 transistor accelerates the precharging phase and therefore reduces the overall read time, providing a current Ifb which adds to the current Ir supplied by the transistor TP3.
  • the precharge current equal to Ir + Ifb makes it possible to charge parasitic capacitances located in the bit line BL (j, k) and to rapidly bring the reading voltage Vs to a determined value which is substantially equal to the threshold voltage Vtn NMOS transistors.
  • the limitation of the voltage Vs, carried out by the transistor TN3 makes it possible to protect the floating gate transistor of the memory cell against a phenomenon called "drain stress", resulting in an involuntary injection of charges into the floating gate and causing a parasitic programming of the memory cell.
  • the transistor TN1 When the determined value of the read voltage Vs is reached, the transistor TN1 becomes on.
  • the voltage V (CH) on the node CH drops and stabilizes at a value such that, on the one hand, the currents in the transistors TP1 and TN1 are identical, and on the other hand, the current supplied by the transistor TN3 at the reading node corresponds to the current Ic imposed by the memory cell being read.
  • the voltage V (N1) on the node N1 is close to the voltage Vrefp.
  • Two situations may arise: either the memory cell is programmed and a 1 must be read by the sense amplifier, or the memory cell is erased and a 0 must be read. If a 1 is to be read, the cell current Ic is greater than the reference current Ir.
  • the voltage V (Nl) on the node N1 remains slightly lower than the voltage Vrefp.
  • the signal supplied by the comparator CP on the data output Sout of the sense amplifier remains at a voltage level sufficiently high to keep the transistor TN4 in the on state.
  • the TN4 transistor then provides a current equal to the difference Ic - Ir between the current Ic imposed by the memory cell and the reference current Ir supplied by the transistor TP3. If a 0 is to be read, the current Ic in the memory cell to be read is lower than the reference current Ir. In this case, the voltage V (Nl) on the node N1 rises to a level higher than the voltage Vrefp. The signal on the data output Sout then goes low.
  • this type of detection circuit has a limitation due to the fact that the voltage Vs on the reading node Sin, which corresponds to the voltage of the bit line BL (j, k), must be forced to a value of slightly higher value than the threshold voltage Vtn (typically between 0.8 and 1 V), due to the slight overload required by the transistor TN1 to provide the current Ib.
  • the bit line must be polarized at a level below this threshold voltage to reduce the stresses generated by the current Ic flowing in the memory cell, which could compromise the integrity of the data.
  • the current Ic circulating in a memory cell during a reading phase must be limited so as to reduce the heating of the memory cell, and thus avoid undesirable thermal effects that may cause in particular the recrystallization of the cell. phase-change material from its amorphous state, and thus a corruption of the stored data.
  • This voltage constitutes a technological parameter of the NMOS transistors of the sense amplifier.
  • this parameter is linked to the manufacturing technology used to realize the amplifier, and is substantially invariant for a given manufacturing technology.
  • the present invention aims to provide a sense amplifier for controlling the voltage applied to the bit line without being limited by the threshold voltage Vtn.
  • a reading amplifier for reading a memory cell made with MOS transistors having a threshold voltage forming a technological parameter of the sense amplifier, and comprising:
  • a reading node connected to the memory cell, an active stage connected to the reading node and comprising means for supplying a read current on the reading node, and
  • a data output connected to a node of the active stage where an electrical voltage appears) representative of the conductivity state of the memory cell.
  • the sense amplifier comprises means for maintaining a voltage appearing on the reading node at a value lower than the threshold voltage.
  • the means for maintaining the voltage of the reading node at a value lower than the threshold voltage comprise:
  • the sense amplifier comprises a control stage polarized by a bias current and arranged to apply to the gate terminals of the first and second transistors gate voltages having relative to each other a potential difference determined by the current flowing through a load.
  • the sense amplifier comprises means for generating the bias current flowing through the load, independently of a current flowing in the active stage.
  • the means for generating the bias current through the load comprise a resistor through which the bias current is generated, the voltage Vs applied to the reading node obeying the following relation:
  • Vs Vtn
  • Rl the value of the impedance of the load
  • RIl the value of the resistance of the current generating means.
  • the sense amplifier comprises means for limiting the voltage drop in the load during a precharging phase of the read node.
  • the means for limiting the voltage drop in the load comprise a transistor connected in parallel with the load, controlled by the voltage on the reading node.
  • the load comprises at least one of the elements of the group comprising a resistor and a MOS transistor.
  • the sense amplifier comprises means for discharging a connection node between the first and the second transistor, and thus avoid a blocking situation.
  • the means for discharging the connection node between the first and the second transistor comprise a transistor connected between the node and the ground.
  • the sense amplifier comprises means for attenuating oscillations appearing in the node.
  • the active stage comprises a first current generator connected to the reading node via the first and second transistors, and the control stage comprises a second current generator supplying the current. polarization crossing the load.
  • the sense amplifier comprises means for activating the sense amplifier before a precharging phase of the reading node.
  • the means for activating the reading amplifier before a precharging phase of the reading node comprise means for disconnecting the reading amplifier from the reading node during the activation of the amplifier. reading.
  • the invention also relates to a non-volatile memory comprising at least one memory cell.
  • the memory comprises at least one reading amplifier as defined above, for reading the memory cell.
  • FIG. 1 previously described is the electrical diagram of a conventional amplifier for reading a memory cell
  • Figures 2 to 6 are electrical diagrams of different embodiments of read amplifiers of a memory cell, according to the present invention
  • FIG. 7 represents a circuit for generating a control voltage applied to the circuit illustrated in FIG. 6;
  • FIGS. 8A and 8B show the appearance of certain voltages appearing in the sense amplifier of FIG. 2 and FIG. 6, respectively.
  • Figure 2 shows a reader amplifier
  • SA2 comprising a read stage RST2 derived from that of the sense amplifier SA1 described with reference to Figure 1, and an output stage OST identical to that of the sense amplifier SA1.
  • RST2 read stage derived from that of the sense amplifier SA1 described with reference to Figure 1
  • OST output stage OST identical to that of the sense amplifier SA1.
  • the read stage RST2 is connected to a read node SIN, and to an input node N1 of the output stage OST which has a data output Sout, these stages being electrically powered by a voltage
  • the reading node Sin is connected to a memory cell via a selection transistor controlled by a column decoder, and a bit line (not shown).
  • the memory cell receives a read voltage Vr between a threshold voltage at the programmed state of the memory cell and a threshold voltage at the erased state.
  • the Sout output provides a signal at a high or low level depending on the conductivity status of the cell memory, ie approximately and respectively the voltage Vcc or the ground potential, since it is not a question of pure logic potentials.
  • the output signal is then converted into "pure" CMOS logic levels by an inverter (not shown).
  • the read stage RST2 comprises, like the read stage RST1, transistors TP3 and TN3 connected in series, and a transistor TN4 connected in parallel with the transistor TP3.
  • the voltage Vcc is applied to the drain of the transistor TN4 and to the source of the transistor TP3 whose gate receives the voltage Vrefp.
  • the drains of the transistors TP3 and TN3 as well as the source of the transistor TN4 are connected to the input node N1 of the output stage OST.
  • the read stage RST2 further comprises a TN5 transistor connected in series between the transistor TN3 and the reading node Sin, to produce a cascode arrangement with the transistor TN3.
  • the gate of transistor TN3 is controlled by a fixed voltage Vrefl.
  • the source of the transistor TN3 is connected to the drain of the transistor TN5 whose source is connected to the reading node Sin and whose gate receives a control voltage EN2.
  • the control voltage EN2 is chosen so that the transistor TN5 operates as a switch to disconnect the read node Sin from the selection transistor TS (k) (FIG. 1) before the column selection.
  • FIG. 3 represents another advantageous embodiment of a sense amplifier according to the invention. The elements previously described in relation to FIGS. 1 and 2 are designated by the same references.
  • the sense amplifier SA3 shown in FIG. 3 comprises a control stage CST3, a read stage RST3 and an output stage OST.
  • the output stage is identical to the output stage shown in Figure 1 described above.
  • the sense amplifier SA3 is controlled by an activation signal EN3, and comprises a read node Sin intended connected to the bit line of the memory cell to be read (not shown), as well as a data output Sout providing a signal at a high or low level depending on the conductivity state of the memory cell.
  • the read stage RST3 comprises the same components, arranged substantially in the same manner as in the previously described RST2 stage.
  • the read stage RST3 comprises a transistor TN5 arranged in series between the source of the transistor TN3 (node N2) and the reading node Sin.
  • the drain and the source of the transistor TN5 are respectively connected to the node N2 and the reading node Sin.
  • the gates of the transistors TN3 and TN5 are respectively connected to nodes CH and CL of the control stage CST3.
  • the control stage CST3 comprises three transistors TP1, TP2 and TN1 connected in series, and a transistor TN2 connected in parallel with the transistor TN1.
  • the transistor TP1 receives the voltage Vcc on its source and the voltage Vrefp on its gate.
  • the drain of the transistor TP1 is connected to the source of the transistor TP2.
  • Transistors TP2 and TN2 receive a signal EN3 activation on their grids.
  • the gate of transistor TN1 is connected to node N2.
  • a resistor R1 is arranged in series between the drain of transistor TP2 (node CH) and the drain of transistor TN1 (node CL). The potential difference between the nodes CH and CL is thus equal to the voltage drop across the terminals of the resistor R1.
  • the transistors TN3 and TN5 of the read stage RST3 constitute a cascode arrangement in which the transistor TN5 is controlled by a gate voltage equal to the voltage V (CL) on the node CL, which is lower than the voltage V (CH). ) on the CH node applied to the gate of the transistor TN3.
  • the sense amplifier SA3 is activated by raising the voltage Vrefp to a value equal to Vcc-Vtp (where Vtp is the threshold voltage of a PMOS transistor), and the precharging phase is engaged by setting the signal EN3 to 0.
  • the transistors TP1 and TP3 function as current generators and supply in their respective stages the currents Ib and Ir, respectively. As a result, transistor TN2 is blocked and transistor TP2 turns on.
  • the voltage V (CH) at the node CH increases and the transistor TN3 becomes conducting.
  • the transistor TN4 supplies most of the precharge current Ifb (assumed large in front of Ir) on the reading node Sin.
  • the transistor TN1 becomes conducting.
  • the voltage on the gate of transistor TN3 stabilizes.
  • the currents in transistors TP1 and TN1 are identical.
  • the operation of the sense amplifier SA3 is substantially identical to that of the amplifier SA1 described with reference to FIG. 1. However, the operating point of this circuit is such that the voltage on the source of the transistor TN3, which controls the transistor TN1 forces it to supply a current equal to the current Ib controlled by the transistor TP1.
  • This current circulating in the resistor R1, the voltage V (CL) at the node CL can be determined as follows:
  • V (CL) ⁇ V (CH) - Ib x R1 2 Vtn - Ib x R1 (1)
  • the reading voltage Vs is therefore reduced with respect to the threshold voltage Vtn of a value equal to Ib ⁇ Rl. This reduction can therefore be easily controlled by adjusting either the value of the current Ib or the value of the resistor R1.
  • the combination of the control stage CST3 in which the resistor R1 has been added, and the addition of the transistor TN5 in the reading stage RST3 thus also makes it possible to reduce the reading voltage Vs beyond the limit imposed by the Vtn threshold voltage of the NMOS transistors of the sense amplifier.
  • the voltage Vs at the reading node Sin in the sense amplifier SA3 is less related to the current Ic, and the precharging phase of the bit line is shorter.
  • FIG. 4 represents a sense amplifier SA4 according to another embodiment of the invention.
  • the sense amplifier SA4 comprises read stages RST4 and OST output identical to those of the sense amplifier SA3, and a control stage CST4 comprising all the components of the control stage CST3, arranged substantially of the same way.
  • the control stage CST4 furthermore comprises an additional transistor TN6 whose gate is controlled by a reference voltage Vrefn equal to Vtn.
  • the source of transistor TN6 is grounded, and the drain of it is connected to the connection node N2 of transistors TN3, TN5 and TN1.
  • the transistor TN6 behaves like a current source, calling on its drain a leakage current Hk. The effect of this current which is added to the current Ic can be easily compensated by increasing by the same value the current Ir flowing in the transistor TP2.
  • This arrangement makes it possible to avoid an overshoot situation in which the node N2 can not be unloaded.
  • FIG. 5 represents a sense amplifier SA5 according to another embodiment of the invention.
  • the sense amplifier SA5 comprises a control stage CST5, a read stage RST5 and an output stage OST, the latter being identical to that of the amplifier described with reference to FIG. 1.
  • the stages CST5 and RST5 all comprise the components of the stages CST4 and RST4 of the sense amplifier SA4, arranged substantially in the same way.
  • the control stage CST5 further comprises an additional transistor TP4 connected in parallel with the resistor R1.
  • the gate of the transistor TP4 is connected to the reading node Sin, and is connected to ground via a transistor TN7.
  • the gate of the transistor TN7 is controlled by a signal EN1, and the drain and the source of this transistor are respectively connected to the reading node Sin and to ground.
  • the read stage RST5 further comprises a capacitor C and an additional TN8 transistor.
  • Capacitor C is mounted between node N2 and the gate of transistor TN5 to suppress or attenuate unwanted current oscillations.
  • the drain and the source of the transistor TN8 are respectively connected to the source of the transistor TN5 (node N3) and to the read node Sin.
  • the gate of the transistor TN8 is controlled by the signal EN1 through an inverter INV, so when transistor TN7 is on, transistor TN8 is off, and vice versa.
  • the transistor TN8 By keeping the signal EN1 at 1 before the column of the memory plane is selected, the transistor TN8 is blocked and isolates the reading node Sin.
  • the column selection transistor TS (k) (FIG. 1) is thus isolated from the rest of the sense amplifier SA5, which makes it possible to place the latter in its operating state before the selection of the column of the memory plane.
  • the transistor TN7 When the sense amplifier SA5 is thus disconnected from the column selection transistor by the transistor TN8, the transistor TN7 is on and sets the reading node Sin to ground.
  • the sense amplifier SA5 is therefore activated before a read operation of a memory cell by placing the signal EN3 at 0 and the signal EN1 at 1. Under these conditions, no current Ic can flow in the reading node Sin, and the voltages internal to the sense amplifier have the following values:
  • V (N2) Vtn (voltage on node N2)
  • V (N3) Vtn - Ib x Rl (voltage on node N3)
  • Vs 0
  • V (Nl) Vcc (voltage on node Nl)
  • V (Sout) 0 (voltage on data output Sout)
  • the sense amplifier SA5 When the reading node Sin is loaded to the required value, the sense amplifier SA5 has reached its operating point. The rise of the reading voltage Vs, which is followed by the drop in the voltage CH, reduces the drain-source voltage of the transistor TP4 to a value such that the current flowing through it is negligible compared to the current flowing in the resistor R1. The effect of transistor TP4 therefore disappears during the reading of the data.
  • FIG. 6 represents a sense amplifier SA6 according to another embodiment of the invention.
  • the sense amplifier SA6 comprises a control stage CST6, a read stage RST6 and an output stage OST. These stages are identical to those of the sense amplifier SA5, except that in the control stage CST6, the gate of the transistor TP1 is controlled by a voltage Vb distinct from the voltage Vrefp. This arrangement makes the current Ib independent of the current Ir, which makes it possible to better control the voltage drop in the resistor R1.
  • FIG. 7 represents an electric circuit VG making it possible to generate the voltage Vb.
  • This circuit comprises a first branch comprising two transistors TPI1 and TP12 connected in series.
  • the transistor TPI1 receives the voltage Vcc on its source and the control voltage Vrefp on its gate.
  • the drain of the transistor TP12 is connected to the drains of two transistors TN11 and TN12 connected in parallel and whose sources are grounded.
  • the gates of the transistors TP12 and TNI1 are controlled by a signal EN4.
  • the VG circuit comprises a second branch comprising a transistor TP13 connected in series with a transistor TN13.
  • the source of the transistor TP13 receives the voltage Vcc.
  • the source of transistor TN13 is connected to the gate of transistor TN12 and is connected to ground via a resistor RI1.
  • the gate of transistor TN13 is connected to the drain of transistor TP12.
  • the second branch further comprises a transistor TP14 whose source receives the voltage Vcc, the gate of which is controlled by the signal EN4 inverted by an inverter INVI1, and whose drain which supplies the voltage Vb, is connected to the gate of the transistor TP13 and the drains of transistors TP13 and TN13.
  • the VG circuit is activated by setting the signal EN4 to 0.
  • the signal Vrefp being equal to Vcc-Vtp
  • the circuit stabilizes at an operating state such that the voltage Vd at the source of the transistor TN13 and at the gate of the transistor TN12 is equal to Vtn.
  • the current Ib passing through the transistor TN13 and the resistor R11 is equal to Vtn / R11.
  • Vs Vtn - Ib x
  • R1 Vtn (1 - R1 / R11) (3)
  • the reading voltage Vs applied to the bit line BL (j, k) can be easily adjusted by adjusting the ratio R1 / R11.
  • FIGS. 8A and 8B show the variations as a function of time of the voltages present respectively in the amplifiers SA2 and SA6, in the case where the current Ir is lower than the current Ic.
  • FIG. 8A shows the variations of the voltages Vs, EN2, Vref1, V (N1) and of the voltage V (Sout) at the data output Sout of the sense amplifier.
  • FIG. 8B represents the variations of the voltages Vs, EN2, V (N1) and V (Sout), as well as voltages V (CH) and V (CL) respectively at the nodes CH and CL.
  • V at 0 V is of the order of 80 ns. In FIG. 8B, this duration is of the order of 40 ns.
  • the feedback circuit of the sense amplifier SA6 significantly reduces the charging time of the bit line, compared with the solution of polarizing the gate of the bit. transistor TN3 by the fixed voltage Vrefl.
  • Rl of the control stage CST3, CST4, CST5 OR CST6 can be replaced by an active component such as a transistor whose gate is connected to ground.

Abstract

L'invention concerne un amplificateur de lecture (SA3) pour la lecture d'une cellule mémoire (MC (i, j ,k) ) , comprenant : un nœud de lecture (Sin) relié à la cellule mémoire, un étage actif (RST3) connecté au nœud de lecture (Sin) et comprenant des moyens (TP3, TN3) pour fournir un courant de lecture (Ic) sur le nœud de lecture, et une sortie de donnée (Sout) reliée à un nœud (Nl) de l'étage actif où apparaît une tension électrique représentative de l'état de conductivité de la cellule mémoire. Selon l'invention, l'amplificateur de lecture comprend des moyens (TN5, Rl) pour ajuster une tension (Vs) apparaissant sur le nœud de lecture à une valeur inférieure à une valeur de tension de seuil (Vtn) liée à la technologie de fabrication de l'amplificateur de lecture. Application notamment à la lecture de mémoires non volatiles du type EEPROM, FLASH et PCM.

Description

AMPLIFICATEUR DE LECTURE POUR MEMOIRE NON VOLATILE
La présente invention concerne un amplificateur de lecture de cellule mémoire.
La présente invention concerne plus particulièrement un amplificateur de lecture comprenant un nœud de lecture relié directement ou indirectement à une cellule mémoire, un étage actif connecté au nœud de lecture et comprenant des moyens pour fournir un courant de lecture sur le nœud de lecture, et une sortie de données reliée à la sortie d'un comparateur qui compare à une tension de référence la tension présente sur un nœud de l'étage actif, celle-ci étant représentative de l'état de conductivité de la cellule mémoire.
La présente invention s'applique notamment, mais non exclusivement aux mémoires non volatiles, telles que les mémoires EEPROM, et FLASH EEPROM, et plus particulièrement aux mémoires à changement de phase PCM
(Phase Change Memory). Dans ces mémoires, chaque cellule mémoire peut prendre deux états distincts, à savoir un état effacé et un état programmé. Dans les mémoires à changement de phase, chaque cellule mémoire comprend un alliage pouvant prendre par exemple un état cristallin et un état amorphe, le passage d'un état à l'autre étant effectué par des cycles de chauffage/refroidissement de l'alliage, notamment en fonction de la durée du cycle de refroidissement ou de chauffage.
D'une manière classique, un amplificateur de lecture ("sensé amplifier") permet de détecter l'état programmé ou effacé d'une cellule mémoire d'une mémoire non volatile, par comparaison de la valeur d'un courant traversant la cellule mémoire avec un courant de référence. Le fait que la cellule mémoire soit programmée ou effacée se traduit en effet par un état de conductivité déterminé de la cellule mémoire, et correspond par convention à une valeur déterminée de la donnée enregistrée par la cellule mémoire, par exemple 1 pour l'état programmé et 0 pour l'état effacé. La figure 1 représente schématiquement une architecture classique d'un amplificateur de lecture SAl d'une mémoire non volatile. Sur cette figure et dans la description de la présente invention, les transistors de type PMOS sont désignés par des références commençant par "TP" et les transistors NMOS sont désignés par des références commençant par "TN". L'amplificateur de lecture SAl comprend un étage de contrôle CSTl, un étage de lecture RSTl comportant un nœud de lecture Sin, et un étage de sortie OST comportant une sortie de donnée Sout, ces étages étant alimentés électriquement par une tension Vcc.
L'étage de contrôle CSTl comprend des transistors TPl, TP2 et TNl montés en série, ainsi qu'un transistor TN2 monté en parallèle avec le transistor TNl. Le transistor TPl reçoit sur sa source la tension Vcc, sur sa grille une tension de référence Vrefp. Le drain du transistor TPl est connecté à la source du transistor TP2. Un signal de commande ENl est appliqué à la grille de commande des transistors TP2 et TN2. Le drain du transistor TP2 est connecté aux drains des transistors TNl et TN2 dont les sources sont à la masse. La grille du transistor TNl est connectée au nœud de lecture Sin.
L'étage de lecture RSTl comprend deux transistors TP3 et TN3 montés en série. Le transistor TP3 reçoit la tension Vcc sur sa source et la tension Vrefp sur sa grille. Le drain du transistor TP3 et le drain du transistor TN3 sont connectés à un nœud Nl qui est connecté à l'entrée de l'étage de sortie OST.
La source du transistor TN3 est connectée au nœud de lecture Sin, sur lequel apparaît une tension Vs appelée "tension de lecture" . La grille du transistor TN3 est connectée à un nœud CH qui reçoit une tension V(CH) prélevée sur le drain du transistor TP2 de l'étage de contrôle CSTl. L'étage de lecture comprend en outre un transistor de précharge TN4 monté en parallèle avec le transistor TP3 et dont le drain reçoit la tension Vcc. La grille et la source du transistor TN4 sont respectivement connectées à la sortie de donnée Sout de l'amplificateur de lecture SAl, et au nœud Nl. L'étage de sortie OST comprend un comparateur CP comprenant une entrée positive recevant la tension Vrefp et une entrée négative recevant une tension V(Nl) présente sur le nœud Nl . La sortie du comparateur qui forme la sortie de donnée Sout de l'amplificateur de lecture, est par ailleurs rebouclée sur la grille du transistor TN4.
Le nœud de lecture Sin est relié sur la figure 1 à une cellule mémoire non volatile MC(i,j,k) d'un plan mémoire MA (une seule cellule mémoire a été représentée dans un souci de simplicité) , notamment par l'intermédiaire d'un transistor TS (k) de sélection de colonne k de mot et d'une ligne de bit BL(j,k) . Les transistors TS (k) sont pilotés par un signal SEL(k) de sélection de colonne issu d'un décodeur de colonne (non représenté) . A titre d'exemple d'application, la cellule mémoire appartient à une mémoire EEPROM, et donc comprend un transistor à grille flottante dont la source est reliée à la masse et dont la grille reçoit une tension de lecture Vr durant une phase de lecture. La tension de seuil du transistor à grille flottante dépend de son état programmé ou effacé et la tension de lecture Vr est choisie entre la tension de seuil à l'état programmé et la tension de seuil à l'état effacé. Ainsi, lorsque la tension de lecture Vr est appliquée, le transistor à grille flottante est fortement passant s'il est dans l'état programmé (faible tension de seuil), ou est au contraire faiblement passant, voire bloqué s'il est dans l'état effacé (tension de seuil élevée) .
L'amplificateur de lecture est inactif lorsque le signal ENl est à 1 (= Vcc) et la tension Vrefp est égale à Vcc. Le transistor TN2 est alors passant. Le transistor TP2 est bloqué, et le drain du transistor TNl est relié à la masse. Aucun courant ne circule donc dans l'étage de contrôle CSTl. Les transistors TPl et TP3 sont bloqués et aucun courant ne circule dans l'étage de lecture RSTl.
La lecture d'une cellule mémoire MC(i,j,k) est précédée d'une phase de décodage d'adresse, assurée par le décodeur de colonne, permettant de relier la ligne de bit BL(j,k) de la cellule mémoire au nœud de lecture Sin de l'amplificateur de lecture.
La lecture de la cellule mémoire comprend une phase de précharge de la ligne de bit BL(j,k), et une phase de lecture de la donnée mémorisée dans la cellule mémoire. La tension de lecture Vr est appliquée dès la phase de précharge à la grille du transistor à grille flottante de la cellule mémoire à lire. L'amplificateur de lecture SAl est tout d'abord activé en portant la tension Vrefp à la valeur Vcc - Vtp, Vtp étant la tension de seuil des transistors PMOS. Les transistors TPl et TP3 fonctionnent alors en générateurs de courant et fournissent respectivement des courants Ib et Ir dans leurs étages respectifs .
La phase de précharge est engagée en mettant à 0 le signal ENl. Le transistor TN2 se bloque et le transistor TP2 devient passant. La tension V(CH) sur le nœud CH qui est appliquée à la grille du transistor TN3 augmente et celui-ci devient passant. Les transistors TP3 et TN4 sont également passants (la tension V(Sout) à la sortie de donnée Sout est au niveau haut) , et un courant de précharge est fourni sur le nœud de lecture Sin. Le transistor TN4 permet d'accélérer la phase de précharge et par conséquent, de diminuer le temps de lecture global, en fournissant un courant Ifb qui s'ajoute au courant Ir fourni par le transistor TP3. Le courant de précharge égal à Ir + Ifb permet de charger des capacités parasites se trouvant dans la ligne de bit BL(j,k) et de porter rapidement la tension de lecture Vs à une valeur déterminée qui est sensiblement égale à la tension de seuil Vtn des transistors NMOS. Par ailleurs, la limitation de la tension Vs, réalisée par le transistor TN3 permet de protéger le transistor à grille flottante de la cellule mémoire contre un phénomène appelé "stress de drain", se traduisant par une injection involontaire de charges dans la grille flottante et provoquant une programmation parasite de la cellule mémoire.
Lorsque la valeur déterminée de la tension de lecture Vs est atteinte, le transistor TNl devient passant. La tension V(CH) sur le nœud CH baisse et se stabilise à une valeur telle que, d'une part, les courants dans les transistors TPl et TNl sont identiques, et d'autre part, le courant fourni par le transistor TN3 au nœud de lecture correspond au courant Ic imposé par la cellule mémoire en cours de lecture.
A la fin de la phase de précharge, la tension V(Nl) sur le nœud Nl se trouve proche de la tension Vrefp. Deux situations peuvent se présenter : soit la cellule mémoire est programmée et un 1 doit être lu par l'amplificateur de lecture, soit la cellule mémoire est effacée et un 0 doit être lu. Si un 1 doit être lu, le courant de cellule Ic est supérieur au courant de référence Ir. La tension V(Nl) sur le nœud Nl reste légèrement inférieure à la tension Vrefp. Le signal fourni par le comparateur CP sur la sortie de donnée Sout de l'amplificateur de lecture reste à un niveau de tension suffisamment haut pour maintenir le transistor TN4 à 1 ' état passant . Le transistor TN4 fournit alors un courant égal à la différence Ic - Ir entre le courant Ic imposé par la cellule mémoire et le courant de référence Ir fourni par le transistor TP3. Si un 0 doit être lu, le courant Ic dans la cellule mémoire à lire est inférieur au courant de référence Ir. Dans ce cas, la tension V(Nl) sur le nœud Nl monte à un niveau supérieur à la tension Vrefp. Le signal sur la sortie de donnée Sout passe alors à l'état bas. II s'avère que ce type de circuit de détection présente une limitation due au fait que la tension Vs sur le nœud de lecture Sin, qui correspond à la tension de la ligne de bit BL(j,k), doit être forcée à une valeur légèrement supérieure à la tension de seuil Vtn (typiquement compris entre 0,8 et 1 V) , en raison de la légère surcharge requise par le transistor TNl pour fournir le courant Ib. Or, dans certaines applications, la ligne de bit doit être polarisée à un niveau inférieur à cette tension de seuil pour réduire les contraintes générées par le courant Ic circulant dans la cellule mémoire, qui pourraient compromettre l'intégrité des données .
En particulier, dans les mémoires PCM, le courant Ic circulant dans une cellule mémoire durant une phase de lecture doit être limité de manière à réduire le chauffage de la cellule mémoire, et ainsi éviter des effets thermiques indésirables risquant de provoquer en particulier la recristallisation du matériau à changement de phase à partir de son état amorphe, et donc une corruption des données mémorisées .
Pour réduire la tension de lecture Vs appliquée au nœud de lecture, il peut être envisagé de réduire la tension de seuil Vtn. Or cette tension constitue un paramètre technologique des transistors NMOS de l'amplificateur de lecture. En fait, ce paramètre est lié à la technologie de fabrication employée pour réaliser l'amplificateur, et est sensiblement invariant pour une technologie de fabrication donnée.
La présente invention a pour but de proposer un amplificateur de lecture permettant de contrôler la tension appliquée à la ligne de bit sans être limité par la tension de seuil Vtn.
Cet objectif est atteint par la prévision d'un amplificateur de lecture pour la lecture d'une cellule mémoire, réalisé avec des transistors MOS présentant une tension de seuil formant un paramètre technologique de l'amplificateur de lecture, et comprenant :
- un nœud de lecture relié à la cellule mémoire, — un étage actif connecté au nœud de lecture et comprenant des moyens pour fournir un courant de lecture sur le nœud de lecture, et
- une sortie de donnée reliée à un nœud de l'étage actif où apparaît une tension électrique ) représentative de l'état de conductivité de la cellule mémoire.
Selon l'invention, l'amplificateur de lecture comprend des moyens pour maintenir une tension apparaissant sur le nœud de lecture à une valeur inférieure à la tension de seuil. Selon un mode de réalisation de l'invention, les moyens pour maintenir la tension du nœud de lecture à une valeur inférieure à la tension de seuil comprennent :
— un premier transistor et un second transistor agencés en série dans l'étage actif, le second transistor étant relié au nœud de lecture, et
— des moyens pour appliquer aux bornes de grille du premier et du second transistors des tensions de grille présentant l'une relativement à l'autre une différence de potentiel contrôlée. Selon un mode de réalisation de l'invention, l'amplificateur de lecture comprend un étage de contrôle polarisé par un courant de polarisation et agencé pour appliquer aux bornes de grille du premier et du second transistors des tensions de grille présentant l'une relativement à l'autre une différence de potentiel déterminée par le courant traversant une charge.
Selon un mode de réalisation de l'invention, l'amplificateur de lecture comprend des moyens pour générer le courant polarisation traversant la charge, d'une manière indépendante d'un courant circulant dans l'étage actif.
Selon un mode de réalisation de l'invention, les moyens pour générer le courant de polarisation traversant la charge comprennent une résistance au travers de laquelle le courant de polarisation est généré, la tension Vs appliquée au nœud de lecture obéissant à la relation suivante :
Vs = Vtn dans laquelle Vtn est la tension de seuil, Rl est la valeur de l'impédance de la charge et RIl est la valeur de la résistance des moyens de génération de courant.
Selon un mode de réalisation de l'invention, l'amplificateur de lecture comprend des moyens pour limiter la chute de tension dans la charge pendant une phase de précharge du nœud de lecture . Selon un mode de réalisation de l'invention, les moyens pour limiter la chute de tension dans la charge comprennent un transistor monté en parallèle avec la charge, commandé par la tension sur le nœud de lecture.
Selon un mode de réalisation de l'invention, la charge comprend au moins l'un des éléments du groupe comportant une résistance et un transistor MOS.
Selon un mode de réalisation de l'invention, l'amplificateur de lecture comprend des moyens pour décharger un nœud de connexion entre le premier et le second transistor, et ainsi éviter une situation de blocage .
Selon un mode de réalisation de l'invention, les moyens pour décharger le nœud de connexion entre le premier et le second transistor, comprennent un transistor connecté entre le nœud et la masse.
Selon un mode de réalisation de l'invention, l'amplificateur de lecture comprend des moyens pour atténuer des oscillations apparaissant dans le nœud. Selon un mode de réalisation de l'invention, l'étage actif comprend un premier générateur de courant relié au nœud de lecture par l'intermédiaire des premier et second transistors, et l'étage de contrôle comprend un second générateur de courant fournissant le courant de polarisation traversant la charge.
Selon un mode de réalisation de l'invention, l'amplificateur de lecture comprend des moyens pour activer l'amplificateur de lecture avant une phase de précharge du nœud de lecture . Selon un mode de réalisation de l'invention, les moyens pour activer l'amplificateur de lecture avant une phase de précharge du nœud de lecture comprennent des moyens pour déconnecter l'amplificateur de lecture du nœud de lecture pendant l'activation de l'amplificateur de lecture .
L'invention concerne également une mémoire non volatile comprenant au moins une cellule mémoire. Selon l'invention, la mémoire comprend au moins un amplificateur de lecture tel que défini ci-avant, pour lire la cellule mémoire.
Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de l'invention faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 précédemment décrite est le schéma électrique d'un amplificateur classique de lecture d'une cellule mémoire ; les figures 2 à 6 sont des schémas électriques de différents exemples de réalisation d'amplificateurs de lecture d'une cellule mémoire, selon la présente invention ; - La figure 7 représente un circuit de génération d'une tension de commande appliquée au circuit illustré sur la figure 6 ; et
- les figures 8A et 8B représentent l'aspect de certaines tensions apparaissant dans l'amplificateur de lecture de la figure 2 et de la figure 6, respectivement.
La figure 2 représente un amplificateur de lecture
SA2 comprenant un étage de lecture RST2 dérivé de celui de l'amplificateur de lecture SAl décrit en référence à la figure 1, et un étage de sortie OST identique à celui de l'amplificateur de lecture SAl. Les éléments précédemment décrits en relation avec la figure 1 sont désignés par les mêmes références.
L'étage de lecture RST2 est connecté à un nœud de lecture SIN, et à un nœud d'entrée Nl de l'étage de sortie OST qui comporte une sortie de donnée Sout, ces étages étant alimentés électriquement par une tension
Vcc.
Comme sur la figure 1, le nœud de lecture Sin est relié à une cellule mémoire par l'intermédiaire d'un transistor de sélection commandé par un décodeur de colonne, et d'une ligne de bit (non représentés) . La cellule mémoire reçoit une tension de lecture Vr se situant entre une tension de seuil à l'état programmé de la cellule mémoire et une tension de seuil à l'état effacé. La sortie Sout fournit un signal à un niveau haut ou bas selon l'état de conductivité de la cellule mémoire, soit approximativement et respectivement la tension Vcc ou le potentiel de masse, car il ne s'agit pas de potentiels logiques purs. Le signal de sortie est ensuite converti en niveaux logiques "purs" CMOS par un inverseur (non représenté) .
L'étage de lecture RST2 comprend, comme l'étage de lecture RSTl, des transistors TP3 et TN3 montés en série, et un transistor TN4 monté en parallèle avec le transistor TP3. La tension Vcc est appliquée au drain du transistor TN4 et à la source du transistor TP3 dont la grille reçoit la tension Vrefp. Les drains des transistors TP3 et TN3, ainsi que la source du transistor TN4 sont connectés au nœud d'entrée Nl de l'étage de sortie OST. Selon l'invention, l'étage de lecture RST2 comprend en outre un transistor TN5 monté en série entre le transistor TN3 et le nœud de lecture Sin, pour réaliser avec le transistor TN3 un montage cascode. La grille du transistor TN3 est commandée par une tension fixe Vrefl. La source du transistor TN3 est connectée au drain du transistor TN5 dont la source est connectée au nœud de lecture Sin et dont la grille reçoit une tension de commande EN2. La tension de commande EN2 est choisie de manière à ce que le transistor TN5 fonctionne comme un interrupteur pour déconnecter le nœud de lecture Sin du transistor de sélection TS (k) (figure 1) avant la sélection de colonne.
La tension Vs au nœud de lecture Sin est égale à Vrefl - VTn. Elle est donc contrôlée directement par la tension Vrefl, et peut ainsi être inférieure à la tension de seuil Vtn, si la tension Vrefl est fixée à une valeur inférieure à 2VTn. Le transistor TN5 permet donc de réduire la tension de lecture Vs au delà de la limite imposée par la tension de seuil Vtn des transistors NMOS, déterminée par la technologie de fabrication employée. La figure 3 représente un autre mode de réalisation avantageux d'un amplificateur de lecture selon l'invention. Les éléments précédemment décrits en relation avec les figures 1 et 2 sont désignés par les mêmes références .
L'amplificateur de lecture SA3 montré sur la figure 3 comprend un étage de contrôle CST3, un étage de lecture RST3 et un étage de sortie OST. L'étage de sortie est identique à l'étage de sortie montré sur la figure 1 décrite ci-avant.
L'amplificateur de lecture SA3 est contrôlé par un signal d'activation EN3, et comprend un nœud de lecture Sin destiné relié à la ligne de bit de la cellule mémoire à lire (non représentée) , ainsi qu'une sortie de donnée Sout fournissant un signal à un niveau haut ou bas selon l'état de conductivité de la cellule mémoire.
L'étage de lecture RST3 comprend les mêmes composants, agencés sensiblement de la même manière que dans 1 ' étage RST2 précédemment décrit . Selon l'invention, l'étage de lecture RST3 comprend un transistor TN5 agencé en série entre la source du transistor TN3 (nœud N2) et le nœud de lecture Sin. Le drain et la source du transistor TN5 sont connectées respectivement au nœud N2 et au nœud de lecture Sin. Par ailleurs, les grilles des transistors TN3 et TN5 sont connectées respectivement à des nœuds CH et CL de l ' étage de contrôle CST3.
Comme l'étage CSTl précédemment décrit en référence à la figure 1, l'étage de contrôle CST3 comprend trois transistors TPl, TP2 et TNl montés en série, et un transistor TN2 monté en parallèle avec le transistor TNl. Ainsi, le transistor TPl reçoit la tension Vcc sur sa source et la tension Vrefp sur sa grille. Le drain du transistor TPl est connecté à la source du transistor TP2. Les transistors TP2 et TN2 reçoivent un signal d/ activâtion EN3 sur leurs grilles. La grille du transistor TNl est connectée au nœud N2.
Avantageusement, une résistance Rl est agencée en série entre le drain du transistor TP2 (nœud CH) et le drain du transistor TNl (nœud CL) . La différence de potentiel entre les nœuds CH et CL est ainsi égale à la chute de tension entre les bornes de la résistance Rl.
Les transistors TN3 et TN5 de l'étage de lecture RST3 constituent un montage cascode dans lequel le transistor TN5 est contrôlé par une tension de grille égale à la tension V(CL) sur le nœud CL, qui est inférieure à la tension V(CH) sur le nœud CH appliquée à la grille du transistor TN3.
L'amplificateur de lecture SA3 est activé en portant la tension Vrefp à une valeur égale à Vcc - Vtp (Vtp étant la tension de seuil d'un transistor PMOS) , et la phase de précharge est engagée en mettant à 0 le signal EN3. Les transistors TPl et TP3 fonctionnent comme des générateurs de courant et fournissent dans leurs étages respectifs les courants Ib et Ir, respectivement. Il en résulte que le transistor TN2 se bloque et le transistor TP2 devient passant. La tension V(CH) au nœud CH augmente et le transistor TN3 devient passant.
Le transistor TN4 fourni l'essentiel du courant de précharge Ifb (supposé grand devant Ir) sur le nœud de lecture Sin. Lorsque la tension de lecture Vs atteint une valeur déterminée, le transistor TNl devient passant. La tension sur la grille du transistor TN3 se stabilise. Les courants dans les transistors TPl et TNl sont identiques . Le fonctionnement de l'amplificateur de lecture SA3 est sensiblement identique à celui de l'amplificateur SAl décrit en référence à la figure 1. Toutefois, le point de fonctionnement de ce circuit est tel que la tension sur la source du transistor TN3 , qui commande le transistor TNl, force ce dernier à fournir un courant égal au courant Ib contrôlé par le transistor TPl. Ce courant circulant dans la résistance Rl, la tension V(CL) au nœud CL peut être déterminée de la manière suivante :
V(CL) ≈ V(CH) - Ib x Rl = 2 Vtn - Ib x Rl (1)
II en résulte que la tension de lecture Vs au nœud de lecture Sin obéit à la relation suivante :
Vs ≈ V(CL) - Vtn ≈ Vtn - Ib x Rl (2)
La tension de lecture Vs est donc réduite par rapport à la tension de seuil Vtn d'une valeur égale à Ib x Rl. Cette réduction peut donc être facilement contrôlée en ajustant soit la valeur du courant Ib, soit la valeur de la résistance Rl.
La combinaison de l'étage de contrôle CST3 dans laquelle la résistance Rl a été ajoutée, et l'ajout du transistor TN5 dans l'étage de lecture RST3 permet donc également de réduire la tension de lecture Vs au delà de la limite imposée par la tension de seuil Vtn des transistors NMOS de l'amplificateur de lecture.
Par comparaison avec l'amplificateur de lecture SA2, la tension Vs au nœud de lecture Sin dans l'amplificateur de lecture SA3 est moins liée au courant Ic, et la phase de précharge de la ligne de bit est moins longue .
La figure 4 représente un amplificateur de lecture SA4 selon un autre mode de réalisation de l'invention. L'amplificateur de lecture SA4 comprend des étages de lecture RST4 et de sortie OST identiques à ceux de l'amplificateur de lecture SA3 , et un étage de contrôle CST4 comportant tous les composants de l'étage de contrôle CST3 , agencés sensiblement de la même manière. L'étage de contrôle CST4 comprend en outre un transistor TN6 supplémentaire dont la grille est commandée par une tension de référence Vrefn égale à Vtn. La source du transistor TN6 est à la masse, et le drain de celui-ci est connecté au nœud N2 de connexion des transistors TN3, TN5 et TNl.
Le transistor TN6 se comporte comme une source de courant, appelant sur son drain un courant de fuite Hk. L'effet de ce courant qui s'ajoute au courant Ic peut être facilement compensé en augmentant de la même valeur le courant Ir circulant dans le transistor TP2.
Cette disposition permet d'éviter une situation de blocage ( "overshoot" ) dans laquelle le nœud N2 ne peut pas se décharger.
La figure 5 représente un amplificateur de lecture SA5 selon un autre mode de réalisation de l'invention. L'amplificateur de lecture SA5 comprend un étage de contrôle CST5, un étage de lecture RST5 et un étage de sortie OST, ce dernier étant identique à celui de l'amplificateur décrit en référence à la figure 1. Les étages CST5 et RST5 comprennent tous les composants des étages CST4 et RST4 de l'amplificateur de lecture SA4, agencés sensiblement de la même manière. L'étage de contrôle CST5 comprend en outre un transistor TP4 supplémentaire monté en parallèle avec la résistance Rl. La grille du transistor TP4 est connectée au nœud de lecture Sin, et est reliée à la masse par l'intermédiaire d'un transistor TN7. La grille du transistor TN7 est commandée par un signal ENl, et le drain et la source de ce transistor sont connectés respectivement au nœud de lecture Sin et à la masse.
L'étage de lecture RST5 comprend en outre un condensateur C et un transistor TN8 supplémentaire. Le condensateur C est monté entre le nœud N2 et la grille du transistor TN5 pour supprimer ou atténuer des oscillations de courant non désirées. Le drain et la source du transistor TN8 sont respectivement connectés à la source du transistor TN5 (nœud N3) et au nœud de lecture Sin. La grille du transistor TN8 est commandée par le signal ENl au travers d'un inverseur INV, de sorte que quand le transistor TN7 est passant, le transistor TN8 est bloqué, et réciproquement.
En maintenant le signal ENl à 1 avant que la colonne du plan mémoire soit sélectionnée, le transistor TN8 est bloqué et isole le nœud de lecture Sin. Le transistor de sélection de colonne TS (k) (figure 1) se trouve ainsi isolé du reste de l'amplificateur de lecture SA5, ce qui permet de placer ce dernier dans son état de fonctionnement avant la sélection de la colonne du plan mémoire. Lorsque l'amplificateur de lecture SA5 est ainsi déconnecté du transistor de sélection de colonne par le transistor TN8, le transistor TN7 est passant et place le nœud de lecture Sin à la masse.
L'amplificateur de lecture SA5 est donc activé avant une opération de lecture d'une cellule mémoire en plaçant le signal EN3 à 0 et le signal ENl à 1. Dans ces conditions, aucun courant Ic ne peut circuler dans le nœud de lecture Sin, et les tensions internes à l'amplificateur de lecture présentent les valeurs suivantes :
V(N2) = Vtn (tension sur le nœud N2)
V(N3) = Vtn - Ib x Rl (tension sur le nœud N3)
Vs = 0
V(Nl) = Vcc (tension sur le nœud Nl) V(Sout) = 0 (tension sur la sortie de donnée Sout)
Dès que le signal ENl passe à 0, un fort courant passe dans les transistors TN3, TN5 et TN8 , ce courant étant nécessaire à la charge de la capacité de la ligne de bit et du décodeur de colonne. La tension sur les nœuds Nl, N2 et N3 chute alors rapidement. Il en résulte que le signal de sortie Sout passe à 1, ce qui rend passant le transistor TN4 qui fournit le courant Ifb nécessaire à la précharge, et qui ne peut pas être fourni par le transistor TP3 seul. La chute de la tension V(N2) sur le nœud N2 déclenche la réaction du circuit de contre réaction faisant monter la tension V(CH) au nœud CH. Le transistor TP4 qui est alors passant, limite la chute de tension dans la résistance Rl durant cette phase, et ainsi accélère la commande du transistor TN5, et donc la charge de la ligne de bit.
Lorsque le nœud de lecture Sin est chargé à la valeur requise, l'amplificateur de lecture SA5 a atteint son point de fonctionnement. La montée de la tension de lecture Vs qui est suivie de la chute de la tension CH, réduit la tension drain-source du transistor TP4 à une valeur telle que le courant qui le traverse est négligeable par rapport au courant circulant dans la résistance Rl. L'effet du transistor TP4 disparaît donc pendant la lecture de la donnée.
La figure 6 représente un amplificateur de lecture SA6 selon un autre mode de réalisation de l'invention. L'amplificateur de lecture SA6 comprend un étage de contrôle CST6, un étage de lecture RST6 et un étage de sortie OST. Ces étages sont identiques à ceux de l'amplificateur de lecture SA5, mis à part que dans l'étage de contrôle CST6, la grille du transistor TPl est contrôlée par une tension Vb distincte de la tension Vrefp. Cette disposition rend le courant Ib indépendant du courant Ir, ce qui permet de mieux contrôler la chute de tension dans la résistance Rl.
La figure 7 représente un circuit électrique VG permettant de générer la tension Vb. Ce circuit comprend une première branche comportant deux transistors TPIl et TP12 montés en série. Le transistor TPIl reçoit la tension Vcc sur sa source et la tension de commande Vrefp sur sa grille. Le drain du transistor TP12 est connecté aux drains de deux transistors TNIl et TN12 montés en parallèle et dont les sources sont à la masse. Les grilles des transistors TP12 et TNIl sont commandées par un signal EN4. Le circuit VG comprend une seconde branche comportant un transistor TP13 monté en série avec un transistor TN13. La source du transistor TP13 reçoit la tension Vcc. La source du transistor TN13 est connectée à la grille du transistor TN12 et est reliée à la masse par l'intermédiaire d'une résistance RIl. La grille du transistor TN13 est connectée au drain du transistor TP12. La seconde branche comprend en outre un transistor TP14 dont la source reçoit la tension Vcc, dont la grille est commandée par le signal EN4 inversé par un inverseur INVIl, et dont le drain qui fournit la tension Vb, est connectée à la grille du transistor TP13 et aux drains des transistors TP13 et TN13. Le circuit VG est activé en mettant le signal EN4 à 0. Le signal Vrefp étant égal à Vcc - Vtp, les transistors TPIl et TP12, ainsi que les transistors TP13 et TN13 deviennent passants, tandis que les transistors TNIl et TP14 sont bloqués. Le circuit se stabilise à un état de fonctionnement tel que la tension Vd à la source du transistor TN13 et à la grille du transistor TN12 est égale à Vtn. Il en résulte que le courant Ib traversant le transistor TN13 et la résistance RIl est égal à Vtn/Rll. En se référant à l'équation (2), on peut en déduire que :
Vs = Vtn - Ib x Rl = Vtn (1 - Rl/RIl) (3)
Grâce à ces dispositions, la tension de lecture Vs appliquée à la ligne de bit BL(j,k) peut être facilement ajustée en jouant sur le rapport Rl/Rll.
Les figures 8A et 8B représentent les variations en fonction du temps de tensions présentes respectivement dans les amplificateurs SA2 et SA6, dans le cas où le courant Ir est inférieur au courant Ic . La figure 8A représente les variations des tensions Vs, EN2, Vrefl, V(Nl) et de la tension V(Sout) à la sortie de donnée Sout de l'amplificateur de lecture. La figure 8B représente les variations des tensions Vs, EN2, V(Nl) et V(Sout), ainsi que des tensions V(CH) et V(CL) respectivement aux nœuds CH et CL.
Sur la figure 8A, on peut observer que la durée de charge de la ligne de bit, correspondant à la durée pendant laquelle la tension de sortie V(Sout) passe de 5
V à 0 V, est de l'ordre de 80 ns . Sur la figure 8B, cette durée est de l'ordre de 40 ns.
Il résulte de la comparaison de ces deux figures, que le circuit de contre réaction de l'amplificateur de lecture SA6 réduit d'une manière importante le temps de charge de la ligne de bit, par rapport à la solution consistant à polariser la grille du transistor TN3 par la tension fixe Vrefl.
Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et applications. Notamment, la résistance
Rl de l'étage de contrôle CST3 , CST4, CST5 OU CST6 peut être remplacée par un composant actif tel qu'un transistor dont la grille est reliée à la masse.

Claims

REVENDICATIONS
1. Amplificateur de lecture (SA2, SA3, SA4, SA5 , SA6) pour la lecture d'une cellule mémoire (MC (i, j ,k) ) , réalisé avec des transistors MOS présentant une tension de seuil (Vtn) formant un paramètre technologique de l'amplificateur de lecture, et comprenant :
- un nœud de lecture (Sin) relié à la cellule mémoire,
- un étage actif (RST2, RST3 , RST4, RST5, RST6) connecté au nœud de lecture (Sin) et comprenant des moyens (TP3, TN3, TN4) pour fournir un courant de lecture (Ic) sur le nœud de lecture, et
- une sortie de donnée (Sout) reliée à un nœud (Nl) de l'étage actif où apparaît une tension électrique (V(Nl)) représentative de l'état de conductivité de la cellule mémoire, caractérisé en ce qu'il comprend des moyens (TN5) pour maintenir une tension (Vs) apparaissant sur le nœud de lecture (Sin) à une valeur inférieure à la tension de seuil (Vtn) .
2. Amplificateur de lecture (SA2, SA3, SA4 , SA5 , SA6) selon la revendication 1, dans lequel les moyens pour maintenir la tension (Vs) du nœud de lecture à une valeur inférieure à la tension de seuil (Vtn) comprennent : - un premier transistor (TN3) et un second transistor (TN5) agencés en série dans l'étage actif (RST2, RST3 , RST4, RST5, RST6) , le second transistor (TN5) étant relié au nœud de lecture (Sin) , et
- des moyens pour appliquer aux bornes de grille du premier et du second transistors des tensions de grille
(Vrefl, EN2 ; CH, CL) présentant l'une relativement à l'autre une différence de potentiel contrôlée.
3. Amplificateur de lecture (SA3, SA4, SA5, SA6) selon la revendication 1 ou 2, comprenant un étage de contrôle (CST3, CST4, CST5 , CST6) polarisé par un courant de polarisation (Ib) et agencé pour appliquer aux bornes de grille du premier et du second transistors (TN3, TN5) des tensions de grille (CH, CL) présentant l'une relativement à l ' autre une différence de potentiel déterminée par le courant (Ib) traversant une charge
(Rl) •
4. Amplificateur de lecture (SA6) selon la revendication 3 , comprenant des moyens (VG) pour générer le courant polarisation (Ib) traversant la charge (Rl) , d'une manière indépendante d'un courant (Ir) circulant dans l'étage actif (RST6) .
5. Amplificateur de lecture (SA6) selon la revendication 4, dans lequel les moyens (VG) pour générer le courant de polarisation (Ib) traversant la charge (Rl) comprennent une résistance (RIl) au travers de laquelle le courant de polarisation est généré, la tension Vs appliquée au nœud de lecture obéissant à la relation suivante :
Vs = Vtn (1 - Rl/Rll) dans laquelle Vtn est la tension de seuil, Rl est la valeur de l'impédance de la charge et RIl est la valeur de la résistance des moyens de génération de courant.
6. Amplificateur de lecture (SA5, SA6) selon l'une des revendications 3 à 5, comprenant des moyens (TP4) pour limiter la chute de tension dans la charge (Rl) pendant une phase de précharge du nœud de lecture (Sin) .
7. Amplificateur de lecture (SA5, SA6) selon la revendication 6, dans lequel les moyens pour limiter la chute de tension dans la charge (Rl) comprennent un transistor (TP4) monté en parallèle avec la charge, commandé par la tension (Vs) sur le nœud de lecture (Sin) .
8. Amplificateur de lecture (SA5, SA6) selon l'une des revendications 3 à 7, dans lequel la charge (Rl) comprend au moins l'un des éléments du groupe comportant une résistance et un transistor MOS.
9. Amplificateur de lecture (SA4, SA5 , SA6) selon l'une des revendications 3 à 8, comprenant des moyens (TN6) pour décharger un nœud (N2) de connexion entre le premier et le second transistors (TN3, TN5) , et ainsi éviter une situation de blocage.
10. Amplificateur de lecture (SA4, SA5, SA6) selon la revendication 9, dans lequel les moyens (TN6) pour décharger le nœud (N2) de connexion entre le premier et le second transistors (TN3, TN5) , comprennent un transistor connecté entre le nœud et la masse .
11. Amplificateur de lecture (SA4, SA5, SA6) selon la revendication 9 ou 10, comprenant des moyens (C) pour atténuer des oscillations apparaissant dans le nœud (N2) .
12. Amplificateur de lecture (SA3, SA4, SA5, SA6) selon l'une des revendications 3 à 11, dans lequel l'étage actif (RST3, RST4, RST5, RST6) comprend un premier générateur de courant (TP3, TN4) relié au nœud de lecture (Sin) par l'intermédiaire des premier et second transistors (TN3, TN5) , et l'étage de contrôle (CST3, CST4, CST5, CST6) comprend un second générateur de courant (TPl) fournissant le courant de polarisation (Ib) traversant la charge (Rl) .
13. Amplificateur de lecture (SA5, SA6) selon l'une des revendications 1 à 12, comprenant des moyens (TN7, TN8) pour activer l'amplificateur de lecture avant une phase de précharge du nœud de lecture (Sin) .
14. Amplificateur de lecture (SA5, SA6) selon la revendication 13, dans lequel les moyens (TN7, TN8) pour activer l'amplificateur de lecture (SA5) avant une phase de précharge du nœud de lecture (Sin) comprennent des moyens (TN8) pour déconnecter l'amplificateur de lecture du nœud de lecture (Sin) pendant l'activation de l'amplificateur de lecture.
15. Mémoire non volatile comprenant au moins une cellule mémoire (MC (i, j ,k) ) , caractérisée en ce qu'elle comprend au moins un amplificateur de lecture (SA2, SA3 , SA4, SA5 , SA6) selon l'une des revendications 1 à 14, pour lire la cellule mémoire.
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