FR2861492A1 - Memoire a semi conducteur possedant un positionnement temporel de lecture correct - Google Patents

Abstract

Un dispositif de mémorisation à semiconducteur selon l'invention comporte une cellule de mémoire (1), une ligne de signaux sur laquelle apparaît un potentiel en réponse à des données lues dans la cellule de mémoire, un circuit (7, 8) de détection de potentiel qui délivre un signal de détection en réponse à la détection du fait que le potentiel présent sur la ligne de signaux dépasse un potentiel prédéterminé, et un amplificateur de lecture (6) qui fait commencer l'amplification du potentiel se trouvant sur la ligne de signaux en réponse au signal de détection.

Description

2861492 1

La présente invention concerne de façon générale les dispositifs de mémorisation à semiconducteur et, plus particulièrement, elle concerne une mémoire ferroélectrique dans laquelle le positionnement temporel de verrouillage d'un amplificateur de lecture est ajusté.

On utilise une mémoire ferroélectrique (notée FRAM, FeRAM) comme support de mémorisation pour une carte à circuit intégré, et autres, du fait de l'utilisation de la capacité ferroélectrique comme cellule de mémoire qui autorise la retenue de données pendant les périodes de coupure d'alimentation électrique.

La figure 1 est un schéma montrant un exemple de la structure d'une mémoire ferroélectrique de la technique antérieure. Le circuit représenté sur la figure 1 est une partie relative à la lecture d'une mémoire ferroélectrique et comporte une cellule de mémoire du type 2T2C (du type à 2 transistors et 2 condensateurs) désignée par la référence 1, un préamplificateur de lecture 2, un préamplificateur de lecture 3, un circuit 4 générateur de Vth, un circuit 5 générateur de tension négative, ou VMINUS, et un amplificateur de lecture 6.

Dans la structure réelle, plusieurs cellules de mémoire 1 sont disposées suivant une forme matricielle. Toutefois, pour simplifier la représentation graphique, on n'a représenté sur la figure 1 qu'une seule cellule. Dans la cellule de mémoire 1, une ligne de mot WL, une ligne de plaque PL, des lignes de bit BL et BLX, des transistors d'accès N1 et N2, et des condensateurs ferroélectriques Fi et F2 sont prévus.

Dans la mémoire ferroélectrique, on effectue une opération d'écriture en appliquant une tension positive ou négative aux condensateurs ferroélectriques pour effectuer une polarisation et on effectue une opération de lecture en détectant la présence ou l'absence d'un courant de polarisation inversé lors de l'application d'une tension positive aux condensateurs ferroélectriques. Dans l'opération d'écriture, la ligne de mot WL est placée dans un état sélectionné (HAUT), de manière à ainsi rendre conducteur le transistor d'accès N1. Lorsqu'on applique une tension positive ou négative entre la ligne de bit BL et la ligne de plaque PL, cette tension est appliquée aux condensateurs ferroélectriques F1, ce qui amène le stockage de données voulues. Lors de l'écriture de la donnée "0", la ligne de bit BL est fixée à 0 V et la ligne de plaque PL est fixée à la tension VDD d'alimentation électrique. Lors de l'écriture d'une 2861492 2 donnée "1", la ligne de bit BL est positionnée sur la tension VDD de l'alimentation électrique et la ligne de plaque PL est fixée sur 0 V. En suivant la même procédure, on fait en sorte que le condensateur ferroélectrique F1 stocke une donnée qui est l'inverse de la donnée stockée dans le condensateur ferroélectrique F2. Puisque la polarisation des condensateurs ferroélectriques est conservée même après que la tension appliquée a été retirée à la suite de l'opération d'écriture, la donnée stockée subsiste en tant que donnée rémanente, ou non volatile.

Dans l'opération de lecture, on active sélectivement la ligne de mot WL afin de rendre conducteur le transistor d'accès N1, et on positionne la ligne de plaque PL sur la tension VDD d'alimentation électrique. La ligne de bit BL est maintenue sensiblement au potentiel de terre, noté GND, par le préamplificateur de lecture 2, et une tension positive est appliquée au condensateur ferroélectrique F1. Lorsqu'une donnée "0" est stockée dans le condensateur ferroélectrique F1, la tension appliquée au condensateur ferroélectrique F1 présente la même polarité que celle utilisée dans l'opération d'écriture, ce qui entraîne qu'il n'y a pas inversion de la polarisation. Dans ce cas, une charge électrique relativement petite circule dans la ligne de bit BL. Lorsque la donnée "1" est stockée dans le condensateur ferroélectrique F1, la tension appliquée au condensateur ferroélectrique F1 présente une polarité inversée par comparaison avec la polarité utilisée dans l'opération d'écriture, si bien qu'il y a inversion de la polarisation. Dans ce cas, une charge électrique relativement importante circule dans la ligne de bit BL. Le préamplificateur de lecture 2 détecte ce courant et le convertit en un signal de tension. Par le même jeton, le préamplificateur de lecture 3 détecte un courant venant du condensateur ferroélectrique F2 et le convertit en un signal de tension. L'amplificateur de lecture 6 amplifie la différence entre les potentiels de sortie des préamplificateurs de lecture 2 et 3 jusqu'au niveau des tensions d'alimentation électrique VDD et GND.

Le préamplificateur de lecture 2 inclut des commutateurs S1 et S3, un transistor MOS à canal P, désigné par la référence P1, et des condensateurs Cl et C3. Le préamplificateur de lecture 3 comporte des commutateurs S2 et S4, un transistor MOS à canal P désigné par la référence P2, et des condensateurs C2 et C4. L'amplificateur de lecture 6 inclut des transistors MOS à canal P, respectivement désignés par les références P3 à P7, des transistors MOS à canal N respectivement désignés par les références N3 à N7, des commutateurs S5 et S6 et un inverseur Il.

La figure 2 est un schéma montrant des formes d'onde de signaux permettant d'expliquer le fonctionnement du circuit de la technique antérieure présenté sur la figure 1. Dans ce qui suit, on va donner la description du fonctionnement du circuit de la figure 1 en liaison avec la figure 2.

La donnée "1" est stockée dans le condensateur ferroélectrique F1, et la donnée "0" est stockée dans le condensateur ferroélectrique F2. Sur la figure 2, les commutateurs S1 et S2 sont activés (c'est-à-dire fermés) jusqu'au temps Ti, si bien que les lignes de bit BL et BLX sont fixées sur le potentiel de terre GND. Après l'instant Tl, les commutateurs S1 et S2 sont désactivés (c'est-à-dire ouverts), de sorte que les lignes de bit BL et BLX sont libérées. Le circuit 4 générateur de tension Vth produit un potentiel qui est égal à Vth (valeur de seuil MOS) lorsque les sources (c'est-à-dire les lignes de bit BL et BLX) des transistors MOS P1 et P2 à canal P sont au potentiel de terre GND. Ce potentiel est plus bas que GND.

Le circuit 5 générateur de tension négative produit un potentiel négatif VMINUS. Le potentiel négatif VMINUS est de -3 V, par exemple. Les commutateurs S3 et S4 sont fermés jusqu'à l'instant Ti, ce qui positionne les drains (c'est-à-dire les noeuds MINUS et MINUSX) des transistors MOS P1 et P2 à canal P sur le potentiel négatif VMINUS. Après l'instant Ti, les commutateurs S3 et S4 sont ouverts, si bien que les noeuds MINUS et MINUSX sont libérés. De l'instant Ti à l'instant T2, le potentiel de noeuds MINUS et MINUSX est maintenu au potentiel négatif VMINUS par l'intermédiaire des condensateurs Cl et C2.

A l'instant T2, la ligne de mot WL et la ligne de plaque PL changent et passent à VDD (par exemple 3 V). Les transistors d'accès N1 et N2 sont mis dans l'état non conducteur et une tension positive est appliquée aux condensateurs ferroélectriques Fi et F2. Puisque le condensateur ferroélectrique F1 ayant stocké la donnée "1" reçoit une tension qui possède une polarité opposée par comparaison avec la polarité utilisée dans l'opération d'écriture, une grande quantité de charge électrique inversée circule dans la ligne de bit BL du fait de l'inversion de 2861492 4 polarisation. En réponse, le potentiel de la ligne de bit BL essaie de s'élever. Puisque Vth est en train d'être appliqué à la grille du transistor MOS P1 à canal P, même une légère augmentation du potentiel de la ligne de bit BL amène le transistor MOS P1 à canal P à passer dans l'état conducteur. De ce fait, une charge électrique égale à la charge électrique inversée circule de la ligne de bit BL au noeud MINUS, en maintenant le potentiel de la ligne de bit BL proche de GND. En réponse à l'influx de la charge électrique inversée, le potentiel du noeud MINUS, qui a été maintenu stationnaire par le condensateur Cl s'élève notablement, comme représenté sur la figure 2.

La tension appliquée au condensateur ferroélectrique F2 ayant stocké la donnée "0" possède, d'autre part, la même polarité que celle utilisée dans l'opération d'écriture, ce qui n'entraîne aucune inversion de la polarisation. Dans ce cas, une charge électrique relativement petite circule dans la ligne de bit BLX. En réponse à cela, le potentiel de la ligne de bit BLX essaie de s'élever. Puisque Vth est en train d'être appliqué à la grille du transistor MOS P2 à canal P, même une légère augmentation du potentiel de la ligne de bit BLX provoque le passage dans l'état conducteur du transistor MOS P2 à canal P. De ce fait, une charge électrique circule de la ligne de bit BLX au noeud MINUSX, en maintenant le potentiel de la ligne de bit BLX proche de GND. Avec l'influx de charge électrique, le potentiel d'une MINUSX qui a été maintenu stationnaire par le condensateur C2 s'élève, comme représenté sur la figure 2. Puisque la donnée stockée est "0", l'élévation du potentiel du noeud MINUSX est plus petite que l'élévation du potentiel du noeud MINUS.

Les commutateurs S5 et S6 de l'amplificateur de lecture 6 sont fermés jusqu'à l'instant Ti, de sorte que les bornes respectives OUT et OUTX des condensateurs C3 et C4 sont fixées sur GND jusqu'à l'instant Ti. Les extrémités opposées MINUS et MINUSX des condensateurs C3 et C4 sont fixées sur le potentiel négatif VMINUS jusqu'à l'instant Ti, comme précédemment indiqué. Après l'instant Ti, les commutateurs S5 et S6 sont ouverts, si bien que les noeuds OUT et OUTX sont libérés. Puisque les condensateurs C3 et C4 maintiennent la différence de potentiel entre leurs extrémités opposées respectives, les potentiels des noeuds OUT et OUTX varient de manière à suivre les variations de potentiel des noeuds MINUS et MINUSX, respectivement.

Ainsi, les formes d'onde de potentiel des noeuds OUT et OUTX sont identiques aux formes d'onde des potentiels des noeuds MINUS et MINUSX, respectivement, avec un décalage ascendant de potentiel qui est de 1VMINUSI, ce qui conduit à l'obtention de potentiels positifs où le potentiel de terre GND fait fonction de référence.

L'amplificateur de lecture 6 est un amplificateur de lecture du type à verrouillage, qui verrouille les noeuds OUT et OUTX faisant fonction de ses entrées, et amplifie les entrées effectuées sur VDD et GND. Les transistors MOS P4, P5, N4 et N5 constituent, ensemble, deux inverseurs, qui sont couplés en croix l'un avec l'autre. Les transistors MOS P3 et N3 font fonction de commutateurs servant à déconnecter ces deux inverseurs vis-à-vis de l'alimentation électrique. Les transistors MOS P6, N6, P7 et N7 sont des portes de transfert.

Jusqu'à l'instant T3, le signal de commande de verrouillage SAPOWER est "BAS", si bien que les deux inverseurs couplés en croix l'un avec l'autre sont déconnectés vis-à-vis de l'alimentation électrique, et sont alors placés dans l'état flottant. Les portes de transfert sont activées, si bien que les noeuds OUT et OUTX sont respectivement couplés aux noeuds SAOUT et SAOUTX situés au niveau des points de couplage en croix.

Lorsque le signal de commande de verrouillage SAPOWER passe au niveau HAUT à l'instant T3, les portes de transfert deviennent non conductrices, et les deux inverseurs couplés en croix passent dans l'état activé. En réponse, les potentiels des noeuds SAOUT et SAOUTX sont amplifiés sur une étendue complète entre VDD et GND. Ces signaux amplifiés sont fournis comme signaux de sortie de lecture.

Il faut noter que les opérations de commutation et les opérations d'amplification ayant lieu dans l'opération de lecture sont identiques à celles décrites ci-dessus, même si une donnée "0" est stockée dans le condensateur ferroélectrique F1 et une donnée "1" est stockée dans le condensateur ferroélectrique F2, de façon opposée à ce qui était présenté dans l'exemple ci-dessus.

La figure 3 est une vue dilatée des formes d'onde des noeuds OUT et OUTX et du signal de commande de verrouillage SAPOWER représentés sur la figure 2.

Sur la figure 3, les potentiels des noeuds OUT et OUTX s'élèvent en réponse à la lecture d'une cellule de mémoire, ce qui produit une 2861492 6 différence de potentiel AV à l'instant T3 lorsque l'amplificateur de lecture 6 commence une opération. L'amplificateur de lecture 6 amplifie cette différence de potentiel qui est reçue comme signal d'entrée. De façon générale, parmi les caractéristiques des éléments ferroélectriques, on note d'importantes variations de fabrication, la dépendance vis-à-vis de la température et de l'alimentation électrique étant également forte. De plus, la forme d'onde du potentiel des noeuds OUT et OUTX est également affectée par la variation relative entre les condensateurs Fi et F2 de la cellule de mémoire et les condensateurs Cl et C2.

Si les condensateurs F1 et F2 de la cellule de mémoire sont plus grands que les spécifications de conception en raison de variations de fabrication ou de la dépendance avec la température et l'alimentation électrique, le potentiel des noeuds OUT et OUTX peut s'élever de manière excessive, comme représenté sur la figure 4. Dans ce cas, le potentiel du noeud OUT correspondant à la lecture de la donnée "1" dépasse VDD (par exemple 3 V) pour arriver à saturation à environ VDD + 0,6 V. C'est parce que, du fait que la contre-grille du transistor MOS P1 à canal P du préamplificateur de lecture 2 est connectée à GND, la jonction PN entre la source, ou le drain, et la contre-grille passe dans le sens direct en fonction du potentiel de la source, ou du drain essayant de dépasser +0,6 V environ, ce qui amène la circulation d'un courant qui empêche le potentiel de la source, ou du drain, de s'élever. Ainsi, le potentiel du noeud MINUS ne dépasse pas un certain point, qui est approximativement de +0,6 V, et le potentiel du noeud OUT ne s'élève pas au-dessus d'un certain point, qui est environ de VDD +0,6 V. D'autre part, le potentiel du noeud OUTX correspondant à la lecture de la donnée "0" continue de s'élever avec le temps, puisqu'il y a encore une certaine distance à parcourir avant d'atteindre le point de saturation.

Si l'instant T3 est positionné comme représenté sur la figure 4, seule une différence de potentiel relativement petite AV est obtenue à l'instant de verrouillage T3, tandis qu'une différence de potentiel AV' suffisamment grande est produite à un instant antérieur à l'instant de verrouillage T3. Dans ce cas, l'amplificateur de lecture 6 peut lire les données de manière incorrecte du fait de la petite différence de potentiel qu'il reçoit. De plus, l'amplificateur de lecture 6 est un amplificateur de 2861492 7 lecture du type à verrouillage, de sorte que son gain est le plus grand au voisinage de VDD/2. Lorsque les deux tuyaux d'entrée sont tous deux proches de VDD, comme représenté sur la figure 4, le gain est petit, ce qui amène une augmentation de la possibilité d'une lecture incorrecte.

Par conséquent, un besoin existe pour un dispositif de mémorisation à semiconducteur dans lequel l'instant de verrouillage est ajusté en fonction des variations de fabrication et, ou bien, de la dépendance de l'élément ferroélectrique vis-à-vis des températures ou de l'alimentation électrique, ce qui permet qu'une opération de verrouillage soit effectuée par rapport à une différence de potentiel suffisamment grande en une position qui n'est pas proche de VDD.

C'est un but général de l'invention de produire un dispositif de mémorisation à semiconducteur qui surmonte sensiblement un ou plusieurs problèmes provoqués par les limitations et les inconvénients de la technique antérieure.

Les particularités et les avantages de l'invention vont être présentés dans la description suivante et découleront en partie de la description et des dessins annexés, ou bien pourront être enseignés par la mise en oeuvre pratique de l'invention grâce à tous les enseignements fournis dans la description. Les buts ainsi que d'autres particularités et avantages de l'invention seront réalisés et obtenus au moyen d'un dispositif de mémorisation à semiconducteur, tout particulièrement désigné dans la description en des termes complets, clairs, concis et exacts au point de permettre à l'homme de l'art ordinaire de mettre en oeuvre l'invention d'un point de vue pratique.

Pour obtenir ces avantages ainsi que d'autres selon l'invention, cette dernière propose un dispositif de mémorisation à semiconducteur comportant une cellule de mémoire, une ligne de signal sur laquelle apparaît un potentiel en réponse à une donnée lue dans la cellule de mémoire, un circuit de détection de potentiel qui délivre un signal à une section en fonction du fait qu'il a été détecté que le potentiel présent sur la ligne de signal dépassait un potentiel prédéterminé, et un amplificateur de lecture qui fait commencer l'amplification du potentiel se trouvant sur la ligne de signal en fonction du signal de détection.

Dans le dispositif de mémorisation à semi-conducteur décrit ci-dessus, le circuit de détection de potentiel détecte le fait que le 2861492 8 potentiel dépasse, en réponse à la donnée lue, le potentiel prédéterminé et l'amplificateur de lecture amplifie la donnée (c'est-à-dire effectue une opération de verrouillage) à un instant qui est fonction de cette détection. Par conséquent, l'opération de verrouillage s'effectue à un instant antérieur où l'élévation du potentiel des données est excessivement rapide, est effectuée à un instant normal où l'élévation du potentiel de la donnée est normale, et est effectuée à un instant ultérieur où l'élévation du potentiel de la donnée est excessivement lente. Dans ces conditions, on ajuste le temps de verrouillage en fonction des variations de fabrication et, ou bien, de la dépendance vis- à-vis de la température et de l'alimentation électrique de l'élément ferroélectrique, si bien qu'on obtient une détection précise des données en verrouillant des signaux d'entrée de l'amplificateur de lecture qui ont une différence de potentiel suffisamment importante en une position qui n'est pas proche de VDD.

La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: la figure 1 est un schéma montrant un exemple de la structure 20 d'une mémoire ferroélectrique de la technique antérieure; la figure 2 est un schéma montrant des formes d'onde de signaux afin d'expliquer le fonctionnement du circuit de la technique antérieure représenté sur la figure 1; la figure 3 est une vue agrandie des formes d'onde des noeuds 25 OUT et OUTX et d'un signal de commande de verrouillage SAPOWER, représentés sur la figure 2; la figure 4 est un schéma montrant un cas dans lequel les potentiels des noeuds présentent une élévation excessive; la figure 5 est un schéma fonctionnel montrant un exemple de 30 la structure d'une mémoire ferroélectrique selon l'invention; la figure 6 est un schéma montrant les formes d'onde de tension des noeuds OUT et OUTX et du signal de commande de verrouillage SAPOWER de la figure 5; la figure 7 est un schéma montrant des formes d'onde de signaux afin d'illustrer le positionnement temporel du signal de commande de verrouillage SAPOWER selon l'invention lorsque les potentiels des 2861492 9 noeuds OUT et OUTX varient du fait de variations de fabrication et, ou bien, de la dépendance des condensateurs de la cellule de mémoire vis-à- vis de la température et de l'alimentation électrique; la figure 8 est un schéma de circuit montrant un exemple de la structure détaillée de la mémoire ferroélectrique selon l'invention; la figure 9 est un schéma montrant des formes d'onde de signaux afin d'expliquer le fonctionnement du circuit de la figure 8; la figure 10 est un schéma montrant les caractéristiques d'entrée et de sortie d'un circuit constituant une bascule de Schmitt, représenté sur la figure 8; la figure 11 est un schéma de circuit montrant un autre exemple de la structure du circuit bascule de Schmitt; la figure 12 est un schéma montrant les caractéristiques d'entrée et de sortie du circuit bascule de Schmitt de la figure 11; la figure 13 est un schéma fonctionnel montrant des variations de la structure de la mémoire ferroélectrique selon l'invention; et la figure 14 est un schéma montrant des formes d'onde de signaux servant à expliquer le fonctionnement du circuit de la figure 13.

Dans ce qui suit, des modes de réalisation de l'invention vont être décrits en liaison avec les dessins.

La figure 5 est un schéma fonctionnel montrant un exemple de la structure d'une mémoire ferroélectrique selon l'invention. Sur la figure 5, on a utilisé des mêmes numéros de référence pour désigner des mêmes éléments que sur la figure 1, si bien qu'on omettra d'en donner 25 une description.

Le circuit représenté sur la figure 5 est une partie se rapportant à la lecture d'une mémoire ferroélectrique et il comporte la cellule de mémoire 1 du type 2T2C (c'est-à-dire du type à 2 transistors et 2 condensateurs), le préamplificateur de lecture 2, le préamplificateur de lecture 3, l'amplificateur de lecture 6, un circuit bascule de Schmitt 7, un circuit bascule de Schmitt 8 et une porte NON-ET 9. Dans le mode de réalisation représenté sur la figure 5, les circuits formant des bascules de Schmitt 7 et 8 font fonction de moyens de détection de potentiel permettant de détecter un événement tel que l'atteinte d'un potentiel prédéterminé par le potentiel des noeuds OUT et OUTX respectifs. En réponse à la détection d'un tel événement, les circuits bascules de 2861492 10 Schmitt 7 et 8 produisent un signal de commande de verrouillage SAPOWER, qui fait démarrer l'opération de verrouillage de l'amplificateur de lecture 6.

Plus spécialement, les circuits bascules de Schmitt 7 et 8 sont connectés aux noeuds OUT et OUTX des préamplificateurs de lecture 2 et 3, respectivement, et des signaux de sortie respectifs TRG1 et TRG2 sont délivrés à l'amplificateur de lecture 6 sous forme du signal de commande de verrouillage SAPOWER par l'intermédiaire de la porte NON-ET 9. Les signaux de sortie des circuits bascules de Schmitt 7 et 8 sont des signaux logiques négatifs, si bien que les signaux de sortie TRG1 et TRG2 antérieurs à la montée des noeuds respectifs OUT et OUTX sont au niveau HAUT. Dans ces conditions, le signal de commande de verrouillage SAPOWER délivré par la porte NON-ET 9 est BAS. Après le début d'une opération de lecture, le potentiel du noeud OUT atteint par exemple un seuil de transition positif pour le signal d'entrée du circuit bascule de Schmitt, ce qui amène le signal de sortie TRG1 à passer de HAUT à BAS. En réponse à cela, le signal de commande de verrouillage SAPOWER passe au niveau HAUT, ce qui amène l'amplificateur de lecture 6 à faire commencer l'opération.

La figure 6 est un schéma montrant les formes d'onde de tension des noeuds OUT et OUTX et du signal de commande de verrouillage SAPOWER de la figure 5.

La figure 6 illustre le cas où les potentiels des noeuds OUT et OUTX s'élèvent de manière excessive du fait de variations de fabrication et, ou bien, de la dépendance des condensateurs de la cellule de mémoire visà-vis de la température et de l'alimentation électrique. Comme précédemment indiqué, le noeud OUT se sature, si bien que la différence de potentiel aV est petite à l'instant T3 du signal de commande de verrouillage SAPOWER associé à la technique antérieure, qui est représenté par une ligne en trait interrompu. De plus, les potentiels des noeuds OUT et OUTX sont tous deux placés au voisinage de VDD, où l'amplificateur de lecture 6 présente un petit gain. Selon l'invention, le signal de commande de verrouillage SAPOWER est produit à l'instant T3', où le potentiel du noeud OUT atteint un seuil de transition positif VSCHMITT pour le signal d'entrée du circuit bascule de Schmitt 7. En réponse à cela, l'amplificateur de lecture 6 fait commencer l'opération 2861492 11 tandis qu'une différence de potentiel OV' suffisamment grande est assurée à l'instant de verrouillage (T3'). De plus, puisque les potentiels des noeuds OUT et OUTX sont proches de VDD/2, l'amplificateur de lecture 6 fournit un gain suffisant.

La figure 7 est un schéma montrant des formes d'onde de signaux servant à illustrer le positionnement temporel du signal de commande de verrouillage SAPOWER selon l'invention, lorsque des potentiels des noeuds OUT et OUTX varient en raison de variations de fabrication et, ou bien, de la dépendance des condensateurs de cellule de mémoire vis-à-vis de la température et de l'alimentation électrique.

Les lignes en trait interrompu et en trait pointillé illustrent le cas où les potentiels des noeuds OUT et OUTX sont relativement élevés, et les lignes en trait continu montrent le cas où ces potentiels sont à des niveaux normaux, les lignes en pointillés présentant le cas où les potentiels sont relativement bas. Dans l'un et l'autre des deux cas, le signal de commande de verrouillage SAPOWER est produit lorsque l'un quelconque des noeuds OUT et OUTX atteint le seuil de transition positif VSCHMITT du signal d'entrée du circuit bascule de Schmitt, si bien que le démarrage de l'opération de verrouillage de l'amplificateur de lecture a lieu suivant un positionnement temporel approprié.

La figure 8 est un schéma de circuit montrant un exemple de la structure détaillée de la mémoire ferroélectrique de l'invention. Sur la figure 8, on utilise des mêmes numéros pour désigner des éléments identiques à ceux présentés sur les figures 1 et 5.

Le circuit de la figure 8 est une partie se rapportant à la lecture de la mémoire ferroélectrique et il comporte la cellule de mémoire 1 du type 2T2C (c'est-à-dire du type à 2 transistors et 2 condensateurs), le préamplificateur de lecture 2, le préamplificateur de lecture 3, le circuit 4 générateur de Vth, le circuit 5 générateur de tension négative, ou VMINUS, l'amplificateur de lecture 6, le circuit bascule de Schmitt 7, le circuit bascule de Schmitt 8, et le circuit NON-ET 9.

Dans la structure réelle, plusieurs cellules de mémoire 1 sont disposées sous forme de matrice. Pour ne pas compliquer la représentation, on n'a toutefois représenté qu'une seule cellule sur la figure 8. Dans la cellule de mémoire 1, la ligne de mot WL, la ligne de 2861492 12 plaque PL, les lignes de bit BL et BLX, les transistors d'accès N1 et N2, et des condensateurs ferroélectriques S1 et S2 sont prévus.

Le préamplificateur de lecture 2 comporte les commutateurs S1 et S3, le transistor MOS Pi à canal P et les condensateurs Cl et C3. Le préamplificateur de lecture 3 comporte les commutateurs S2 et S4, le transistor MOS P2 à canal P et les condensateurs C2 et C4. L'amplificateur de lecture 6 comporte les transistors MOS P3 à P7 à canal P, les transistors MOS N3 à N7 à canal N, les commutateurs S5 et S6, et l'inverseur I1.

Le circuit bascule de Schmitt 7 comporte des transistors MOS P8 à P10 à canal P et un transistor MOS N8 à canal N. Le circuit de bascule de Schmitt 8 comporte des transistors MOS P11 à P13 à canal P et un transistor MOS N9 à canal N. La figure 9 est un schéma montrant des formes d'onde de 15 signaux permettant d'expliquer le fonctionnement du circuit de la figure 8.

Dans ce qui suit, on va donner une description du fonctionnement du circuit de la figure 8 en se reportant à la figure 9.

La figure 9 illustre un cas dans lequel les potentiels des noeuds OUT et OUTX s'élèvent de manière excessive en raison de variations de fabricationet, ou bien, de la dépendance des condensateurs de la cellule de mémoire vis-à-vis de la température et de l'alimentation électrique. La donnée "1" est stockée dans le condensateur ferroélectrique F1, et la donnée "0" est stockée dans le condensateur ferroélectrique F2. Sur la figure 9, les commutateurs S1 et S2 sont activés (c'est-à-dire sont fermés) jusqu'à l'instant Ti, si bien que les lignes de bit BL et BLX sont fixées sur le potentiel de terre GND. Après l'instant Ti, les commutateurs S1 et S2 sont non activés (c'est-à-dire ouverts), si bien que les lignes de bit BL et BLX sont libérées. Le circuit 4 générateur de Vth produit un potentiel qui est égal à Vth (valeur de seuil MOS) lorsque les sources (c'est-à-dire les lignes de bit BL et BLX) des transistors MOS P1 et P2 à canal P sont au potentiel de terre GND. Ce potentiel est inférieur à GND.

Le circuit 5 générateur de tension négative produit un potentiel négatif VMINUS. Le potentiel négatif VMINUS est par exemple de -3 V. Les commutateurs S3 et S4 sont activés jusqu'à l'instant Ti, de manière à fixer les drains (c'est-à-dire les noeuds MINUS et MINUSX) des transistors MOS P1 et P2 à canal P sur le potentiel négatif VMINUS. Après 2861492 13 l'instant Ti, les commutateurs S3 et S4 sont désactivés, si bien que les noeuds MINUS et MINUSX sont libérés. De l'instant Ti à l'instant T2, le potentiel des noeuds MINUS et MINUSX est maintenu sur le potentiel négatif VMINUS au moyen des condensateurs Cl et C2.

A l'instant T2, la ligne de mot WL et la ligne de plaque PL passent à VDD (par exemple 3 V). Les transistors d'accès N1 et N2 sont rendus conducteurs et une tension positive est appliquée aux condensateurs ferroélectriques F1 et F2. Puisque le condensateur ferroélectrique F1 stockant une donnée "1" reçoit une tension qui possède une polarité opposée par comparaison avec la polarité utilisée dans l'opération d'écriture, une grande quantité de charge électrique inverse circule dans la ligne de bit BL du fait de l'inversion de polarisation. En réponse, le potentiel de la ligne de bit BL tente de s'élever. Puisque Vth est en train d'être appliquée à la grille du transistor MOS P1 à canal P, même une légère augmentation du potentiel de la ligne de bit BL amène le transistor MOS P1 à canal P à passer dans l'état conducteur. De ce fait, une charge électrique égale à la charge électrique inversée circule de la ligne de bit BL au noeud MINUS, ce qui maintient le potentiel de la ligne de bit BL proche de GND. En réponse à l'influx de charge électrique inversée, le potentiel du noeud MINUS qui a été maintenu stationnaire par le condensateur Cl s'élève de manière notable, comme représenté sur la figure 9.

La tension appliquée au condensateur ferroélectrique F2 stockant la donnée "0" possède, d'autre part, la même polarité que celle utilisée dans l'opération d'écriture, ce qui n'amène aucune inversion de polarisation. Dans ce cas, une charge électrique relativement petite circule dans la ligne de bit BLX. En réponse à cela, le potentiel de la ligne de bit BLX tente de s'élever. Puisque Vth est en train d'être appliquée à la grille du transistor MOS P2 à canal P, même une légère augmentation du potentiel de la ligne de bit BLX amène le transistor MOS P2 à canal P à passer dans l'état conducteur. De ce fait, une charge électrique circule de la ligne de bit BLX jusqu'au noeud MINUSX, ce qui maintient le potentiel de la ligne de bit BLX proche de GND. Avec l'influx de charge électrique, le potentiel du noeud MINUSX qui a été maintenu stationnaire par le condensateur C2 s'élève comme représenté sur la figure 9. Puisque la 2861492 14 donnée stockée est "0", l'élévation du potentiel du noeud MINUSX est plus petite que l'élévation du potentiel du noeud MINUS.

Les commutateurs S5 et S6 de l'amplificateur de lecture 6 sont activés jusqu'à l'instant Ti, de sorte que les bornes respectives OUT et OUTX des condensateurs C3 et C4 sont fixées sur GND jusqu'à l'instant Ti. Les extrémités opposées MINUS et MINUSX des condensateurs C3 et C4 sont fixées sur le potentiel négatif VMINUS jusqu'à l'instant Ti, comme précédemment indiqué. Après l'instant Ti, les commutateurs S5 et S6 sont désactivés, si bien que les noeuds OUT et OUTX sont libérés. Puisque les condensateurs C3 et C4 maintiennent la différence de potentiel entre leurs extrémités opposées respectives, les potentiels des noeuds OUT et OUTX varient de manière à suivre les variations de potentiel des noeuds MINUS et MINUSX, respectivement. Ainsi, les formes d'onde de potentiel des noeuds OUT et OUTX sont les mêmes que les formes d'onde de potentiel des noeuds MINUS et MINUSX, respectivement, avec un décalage de potentiel vers le haut correspondant à IVMINUSI, ce qui entraîne que des potentiels positifs sont obtenus, pour lesquels le potentiel de terre GND fait fonction de référence.

Les entrées des circuits bascules de Schmitt 7 et 8 sont connectées aux noeuds OUT et OUTX, respectivement. Dans l'état initial, les noeuds OUT et OUTX sont au potentiel de terre GND, et les sorties TRG1 et TRG2 des circuits bascules de Schmitt 7 et 8 sont au niveau HAUT. Dans ce cas, le signal de commande de verrouillage SAPOWER, qui est le signal de sortie de la porte NON-ET 9, est au niveau BAS.

Après le début d'une opération de lecture, les potentiels des noeuds OUT et OUTX s'élèvent. Dans l'exemple représenté sur la figure 9, le noeud OUT est le premier à atteindre le seuil de transition positif VSCHMITT de l'entrée du circuit bascule de Schmitt 7 à l'instant T3'. En réponse, la sortie TRG1 passe du niveau HAUT au niveau BAS, et le signal de commande de verrouillage SAPOWER, qui est le signal de sortie de la porte NON-ET passe au niveau HAUT. Les noeuds OUT et OUTX présentent une augmentation douce. Même si ces noeuds fluctuent dans une certaine mesure, les circuits bascules de Schmitt 7 et 8 ne modifient pas leurs signaux de sortie par détection de fluctuations minimes des signaux d'entrée après que les signaux de sortie ont varié. Ainsi, il ne se 2861492 15 produit aucune vibration. Le fonctionnement des circuits bascules de Schmitt va maintenant être décrit en détail.

L'amplificateur de lecture 6 est un amplificateur de lecture du type à verrouillage, qui verrouille les noeuds OUT et OUTX comme ses entrées, et amplifie les signaux d'entrée jusqu'à VDD et GND. Les transistors MOS P4, P5, N4 et N5 constituent ensemble deux inverseurs qui sont couplés en croix l'un avec l'autre. Les transistors MOS P3 et N3 font fonction de commutateurs permettant de déconnecter ces deux inverseurs à une alimentation électrique. Les transistors MOS P6, N6, P7 et N7 sont des portes de transfert.

Jusqu'à l'instant T3', le signal de commande de verrouillage SAPOWER est au niveau BAS, si bien que les deux inverseurs couplés en croix l'un avec l'autre sont déconnectés vis-à-vis de l'alimentation électrique, et sont placés dans un état flottant. Les portes de transfert sont dans l'état activé, si bien que les noeuds OUT et OUTX sont respectivement couplés aux noeuds SAOUT et SAOUTX situés au niveau des points de couplage en croix. Lorsque le signal de commande de verrouillage SAPOWER passe au niveau HAUT à l'instant T3', les portes de transfert deviennent non conductrices, et les deux inverseurs couplés en croix passent dans l'état activé. En réponse, les potentiels des noeuds SAOUT et SAOUTX sont amplifiés sur un intervalle complet entre VDD et GND. Ces signaux amplifiés sont produits au titre de signaux de sortie de lecture.

De cette manière, les circuits bascules de Schmitt 7 et 8 détectent les potentiels des noeuds OUT et OUTX de façon à produire le signal de commande de verrouillage, ce qui fait commencer l'opération de verrouillage de l'amplificateur de lecture à l'instant approprié même si les potentiels des noeuds OUT et OUTX s'élèvent rapidement. Il faut noter que ces opérations de commutation et les opérations d'amplification intervenant dans une opération de lecture sont les mêmes que celles décrites ci-dessous même si la donnée "0" est stockée dans le condensateur ferroélectrique Fl et la donnée "1" est stockée dans le condensateur ferroélectrique F2 au contraire de l'exemple présenté ci- dessus. Il faut également noter que les condensateurs Cl à C4 peuvent, selon une autre possibilité, être des condensateurs ferroélectriques.

2861492 16 La figure 10 est un schéma montrant les caractéristiques d'entrée et de sortie du circuit bascule de Schmitt 7 représenté sur la figure 8. Le circuit bascule de Schmitt 8 possède également les mêmes caractéristiques d'entrée et de sortie que celles illustrées sur la figure 10.

Lorsque l'entrée du circuit bascule de Schmitt 7 est au niveau BAS, les transistors MOS P8 et P9 à canal P passent dans l'état conducteur et le transistor MOS N8 à canal N passe dans l'état non conducteur, ce qui permet de fixer le signal de sortie sur le niveau HAUT. Puisque le signal de sortie est au niveau HAUT, le transistor MOS P10 à canal P n'est pas conducteur. Le transistor MOS P10 à canal P n'étant pas conducteur, le circuit représenté fonctionne en inverseur. Lorsque le signal d'entrée s'élève, le signal de sortie descend en fonction de la caractéristique d'entrée et de sortie de l'inverseur. Le seuil correspondant à ce cas est le seuil de transition positif VSCHMITT du signal d'entrée. Une fois que le signal de sortie est fixé au niveau BAS, le transistor MOS P10 à canal P devient conducteur de façon à tirer vers le bas le potentiel d'un noeud 10. Ceci rend non conducteur le transistor MOS P9 à canal P. Par conséquent, même si le potentiel d'entrée descend et devient marginalement inférieur au seuil VSCHMITT, le signal de sortie ne revient pas au niveau HAUT.

Lorsque le signal d'entrée est au niveau HAUT après la transition positive, les transistors MOS P8 et P9 à canal P sont non conducteurs et le transistor MOS N8 à canal N est conducteur.

Dans ce qui suit, on va décrire le fonctionnement concernant une transition négative. Puisque le transistor MOS P10 à canal P est dans l'état conducteur au commencement, le potentiel du noeud 10 qui est le noeud de source du transistor MOS P9 à canal P est tiré vers le bas. Pour que le transistor MOS P9 à canal P passe dans l'état conducteur, il faut que le potentiel d'entrée révèle une chute de tension suffisante, de façon à tirer vers le haut le potentiel du noeud 10 sous l'action du transistor MOS P8 à canal P. Ainsi, le seuil de transition négatif du signal d'entrée est inférieur à VSCHMITT. Lorsque le potentiel d'entrée devient inférieur au seuil de transition négatif de l'entrée, la sortie est fixée au niveau HAUT. En réponse à cela, le transistor MOS P10 à canal P devient non conducteur, les transistors MOS P8 et P9 à canal P étant conducteurs et le transistor MOS N8 à canal N étant non conducteur. Comme le transistor MOS P10 à canal P est non conducteur, le signal de sortie ne varie pas 2861492 17 même si le potentiel d'entrée devient marginalement supérieur au seuil de transition négatif de l'entrée.

La figure 11 est un schéma de circuit montrant un autre exemple de la structure du circuit bascule de Schmitt. La figure 12 est un 5 schéma montrant les caractéristiques d'entrée et de sortie du circuit bascule de Schmitt de la figure 11.

Un circuit bascule de Schmitt 7A, représenté sur la figure 11, possède une structure de circuit qui est connue de façon générale et est largement utilisée. Le circuit bascule de Schmitt 7A comporte des transistors MOS P8 à P10 à canal P et des transistors MOS N8, N20 et N21 à canal N. Lorsque la figure 12 qui montre les caractéristiques d'entrée et de sortie du circuit bascule de Schmitt 7A de la figure 11 est comparée avec la figure 10 qui montre les caractéristiques d'entrée et de sortie du circuit bascule de Schmitt 7, on peut comprendre que le circuit bascule de Schmitt 7 possède un seuil de transition positif VSCHMITT qui est relativement bas. C'est parce que le fonctionnement au moment de la transition positive d'entrée est le même que le fonctionnement d'un inverseur.

Comme précédemment décrit, l'amplificateur de lecture 6 est un amplificateur de lecture de type à verrouillage et son gain est à sa valeur la plus élevée lorsque le potentiel d'entrée est au voisinage de VDD/2. Si le seuil de transition positif VSCHMITT doit être fixé au voisinage de ce potentiel, on peut utiliser la structure des circuits bascules de Schmitt 7 et 8 représentée sur la figure 8. Si le seuil de transition positif VSCHMITT peut être fixé à un potentiel supérieur, le circuit bascule de Schmitt 7A de la figure 11 peut être utilisé.

La figure 13 est un schéma fonctionnel montrant une variation apparaissant dans la structure de la mémoire ferroélectrique selon l'invention. Sur la figure 13, des éléments identiques à ceux présentés sur la figure 5 sont désignés par les mêmes numéros, si bien qu'on omettra d'en donner une description.

Le circuit représenté sur la figure 13 diffère de la structure de la figure 5 en ce qu'un circuit retardateur 11 est prévu. Le signal de sortie TRG3 de la porte NON-ET 9 est fourni à l'amplificateur de lecture 6 par l'intermédiaire du circuit retardateur 11 sous la forme du signal de commande de verrouillage SAPOWER.

2861492 18 La figure 14 est un schéma montrant des formes d'onde de signaux permettant d'expliquer le fonctionnement du circuit de la figure 13. La figure 14 illustre le cas où les potentiels des noeuds OUT et OUTX s'élèvent de manière excessive en raison de variations de fabrication et, ou bien, de la dépendance des condensateurs de la cellule de mémoire visà-vis de la température et de l'alimentation électrique. Comme dans le cas de la figure 6, le noeud OUT vient à saturation, si bien que la différence de potentiel 3,V est petite à l'instant T3. Lorsque le noeud OUT atteint le seuil de transition positif VSCHMITT de l'entrée du circuit bascule de Schmitt 7, la sortie TRG1 du circuit bascule de Schmitt 7 passe au niveau BAS, ce qui amène le signal de sortie TRG3 de la porte NON-ET 9 à être fixé sur le niveau HAUT. Ce passage au niveau HAUT apparaît comme une variation jusqu'au niveau HAUT du signal de commande de verrouillage SAPOWER après un retard prédéterminé via le circuit retardateur 11.

Comme on peut le voir sur la figure 14, la différence de potentiel entre les noeuds OUT et OUTX atteint son maximum au voisinage de l'instant T3", où le noeud OUT arrive à saturation. Par conséquent, si l'effet d'une variation de gain de l'amplificateur de lecture 6 n'est pas notablement important, il est souhaitable de faire commencer l'opération de verrouillage à l'instant T3". Toutefois, à cet instant, le potentiel du noeud OUT est au-dessus de VDD (par exemple 3 V). Malheureusement, le seuil VSCHMITT du circuit bascule de Schmitt ne peut pas être fixé à un plus haut niveau que VDD. Eu égard à cela, la structure de la figure 13 détecte un événement tel que le noeud OUT atteint le seuil VSCHMITT à l'instant T3', et le signal de commande de verrouillage SAPOWER est fixé au niveau HAUT à l'instant T3", après qu'on a attendu pendant une durée prédéterminée. Grâce à cet aménagement, l'amplificateur de lecture 6 détecte de manière satisfaisante une différence de potentiel AV" qui est supérieure à la différence de potentiel AV' à l'instant T3', ce qui évite une lecture incorrecte, et cela de manière fiable.

Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des modes de réalisation présentés ci-dessus, diverses variantes et modifications ne sortant pas du cadre de l'invention.

Claims (3)

19 REVENDICATIONS

1. Dispositif de mémorisation à semiconducteur, caractérisé en 5 ce qu'il comprend: une cellule de mémoire (1) ; une ligne de signaux sur laquelle apparaît un potentiel répondant à une donnée lue dans ladite cellule de mémoire; un circuit (7, 8) de détection de potentiel qui délivre en sortie un signal de détection en réponse à la détection du fait que le potentiel présent sur ladite ligne de signaux dépasse un potentiel prédéterminé ; et un amplificateur de lecture (6) qui fait commencer l'amplification du potentiel présent sur ladite ligne de signaux en réponse au signal de détection.

2. Dispositif de mémorisation à semiconducteur selon la revendication 1, caractérisé en ce que ladite cellule de mémoire (1) comporte deux condensateurs ferroélectriques (F1, F2) destinés à stocker des données complémentaires, et ladite ligne de signaux comporte deux lignes de signaux correspondant audits deux condensateurs ferroélectriques, et en ce que ledit circuit de détection de potentiel comporte deux circuits (7, 8) de détection de potentiel prévus pour des lignes respectives desdites deux lignes de signaux, et ledit amplificateur de lecture fait commencer l'amplification de données sur lesdites deux lignes de signaux lorsque l'un ou l'autre desdits deux circuits de détection de potentiel délivre le signal de détection.

3. Dispositif de mémorisation à semiconducteur selon la revendication 1, caractérisé en ce qu'il comprend en outre: une ligne de bit (BL, BLX) sur laquelle apparaît un potentiel en réponse aux données lues dans ladite cellule de mémoire; et un préamplificateur de lecture (2, 3) qui amplifie le potentiel présent sur ladite ligne de bit en vue de le fournir à ladite ligne de signaux.

4. Dispositif de mémorisation à semiconducteur selon la revendication 1, caractérisé en ce que ledit circuit de détection de 35 potentiel est un circuit bascule de Schmitt (7, 8).

2861492 20 5. Dispositif de mémorisation à semiconducteur selon la revendication 4, caractérisé en ce que la caractéristique d'entrée et de sortie dudit circuit bascule de Schmitt (7, 8), relativement à une transition positive d'entrée, est identique à la caractéristique d'entrée et de sortie d'un inverseur qui comporte un transistor MOS à canal P et un transistor MOS à canal N connectés en série.

6. Dispositif de mémorisation à semiconducteur selon la revendication 1, caractérisé en ce qu'il comprend en outre un circuit retardateur (11) qui retarde le signal de détection délivré par ledit circuit de détection de potentiel en vue de le fournir audit amplificateur de lecture (6).

7. Dispositif de mémorisation à semiconducteur, caractérisé en ce qu'il comprend: une cellule de mémoire (1) qui comporte deux condensateurs 15 ferroélectriques (F1, F2) destinés à stocker des données complémentaires; deux lignes de bit (BL, BLX) connectées chacune à l'un, correspondant, desdits deux condensateurs ferroélectriques par l'intermédiaire d'un transistor; deux préamplificateurs de lecture (2, 3) qui sont chacun couplés à l'une correspondante desdites deux lignes de bit en vue de l'amplification d'un potentiel; deux circuits (7, 8) de détection de potentiel qui sont couplés chacun à une sortie de l'un, correspondant, desdits deux préamplificateurs de lecture afin de délivrer un signal de détection en réponse à la détection du fait que le signal de sortie du préamplificateur correspondant parmi lesdits deux préamplificateurs de lecture dépasse un potentiel prédéterminé ; et un amplificateur de lecture (6) couplé aux sorties desdits deux préamplificateurs de lecture afin de faire commencer l'amplification en réponse au signal de détection qui est délivré de l'un ou l'autre desdits deux circuits de détection de potentiel.

8. Dispositif de mémorisation à semiconducteur selon la revendication 7, caractérisé en ce que ledit circuit de détection de 35 potentiel est un circuit bascule de Schmitt (7, 8).

2861492 21 9. Dispositif de mémorisation à semiconducteur selon la revendication 8, caractérisé en ce que la caractéristique d'entrée et de sortie dudit circuit bascule de Schmitt (7, 8), relativement à une transition positive d'entrée, est identique à la caractéristique d'entrée et de sortie d'un inverseur qui comporte un transistor MOS à canal P et un transistor MOS à canal N connectés en série.

10. Dispositif de mémorisation à semiconducteur selon la revendication 7, caractérisé en ce qu'il comprend en outre un circuit retardateur (11) qui retarde le signal de détection délivré par ledit circuit de détection de potentiel en vue de le fournir audit amplificateur de lecture (6).