CN100481253C - 具有适当读出计时的半导体存储器器件 - Google Patents

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CN100481253C CNB2004100060564A CN200410006056A CN100481253C CN 100481253 C CN100481253 C CN 100481253C CN B2004100060564 A CNB2004100060564 A CN B2004100060564A CN 200410006056 A CN200410006056 A CN 200410006056A CN 100481253 C CN100481253 C CN 100481253C
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Abstract

本发明公开了一种半导体存储器器件，包括：存储器单元；信号线，其上有可响应于从所述存储器单元读取的数据的电势；电势检测电路，其响应于检测到所述信号线上的电势超过预定电势，而输出检测信号；和读出放大器，其响应于所述检测信号而放大所述信号线上的电势。根据本发明，根据铁电体的温度与电源相关性和/或制造差异来调节锁存计时，从而通过锁存住具有在不靠近供电电压位置处的足够大电势差的读出放大器输入，实现准确的数据读出。

Description

具有适当读出计时的半导体存储器器件
技术领域
本发明一般地涉及半导体存储器器件，更具体地说，本发明涉及铁电存储器，其中调整读出放大器(sense amplifier)的锁存(latch)计时。
背景技术
由于铁电电容被用作在断电期间实现数据保持的存储器单元，所以铁电存储器(FRAM，FeRAM)被用作IC卡等的存储介质。
图1是示出了现有技术铁电存储器的结构的示图。图1中示出的电路是与读取铁电存储器相关的部分，并且包括2T2C类型(2晶体管和2电容器类型)存储器单元1、预读出(pre-sense)放大器2、预读出放大器3、Vth产生电路4、负电压产生电路5和读出放大器6。
在实际的结构中，以矩阵形式布置了多个存储器单元1。然而为了简化说明，图1中仅示出了一个单元。在存储器单元1中，提供有字线WL、板线(plate line)PL、位线BL和BLX、访问晶体管N1和N2以及铁电电容器F1和F2。
在铁电存储器中，通过向铁电电容器施加正或负电压用于极化来执行写入操作，而通过当向铁电电容器施加正电压时检测反向极化电流的存在/缺失来执行读取操作。在写入操作中，字线WL置于选择状态(高(HIGH))，从而接通访问晶体管N1。当在位线BL和板线PL之间施加正或负电压时，这个电压被施加到铁电电容器F1上，使得期望的数据被存储。当写入“0”数据时，位线BL设定为0V，而板线PL设定为供电电压VDD。当写入“1”时，位线BL设定为供电电压VDD，而板线PL设定为0V。通过遵循相同的过程，铁电电容器F1存储与在铁电电容器F2中存储的数据相反的数据。由于即使在写入操作之后去除供电电压，铁电电容器的极化也得以保持，所以所存储的数据作为非易失性数据保留。
在读取操作中，有选择地激活字线WL以接通访问晶体管N1，并且板线PL设定为供电电压VDD。位线BL由预读出放大器2基本维持在地电势GND，并且向铁电电容器F1施加正电压。当铁电电容器F1中存储了“0”时，施加到铁电电容器F1的电压与在写入操作中使用的极性具有相同的极性，从而不产生反向极化。在这种情况下，比较少的电荷流入位线BL。当铁电电容器F1中存储了“1”时，施加到铁电电容器F1的电压与在写入操作中使用的极性相比具有反向极性，从而产生反向极化。在这种情况下，比较多的电荷流入位线BL。预读出放大器2检测该电流，并将其转换为电压信号。基于同样理由，预读出放大器3检测来自铁电电容器F2的电流，并且将其转换为电压信号。读出放大器6将预读出放大器2和3的输出电势差放大到供应电压VDD和GND的级别。
预读出放大器2包括开关S1与S3、Pch-MOS(空穴型沟道金属氧化物半导体)晶体管P1和电容器C1与C3。预读出放大器3包括开关S2与S4、Pch-MOS晶体管P2和电容器C2与C4。读出放大器6包括Pch-MOS晶体管P3-P7、Nch-MOS(电子型沟道金属氧化物半导体)晶体管N3-N7、开关S5与S6以及反相器I1。
图2是示出了用于解释图1的现有技术电路操作的信号波形的示图。在下文中，将参考图2给出对图1的电路操作的描述。
数据“1”存储在铁电电容器F1中，而数据“0”存储在铁电电容器F2中。在图2中，直到计时T1处开关S1与S2处于接通(即，闭合)状态，因此位线BL与BLX被固定在地电势GND。在计时T1之后，开关S1与S2关断(即，打开)，因此位线BL与BLX被释放。当Pch-MOS晶体管P1与P2的源极(即，位线BL与BLX)处于地电势GND时，Vth产生电路4产生等于Vth(MOS阈值)的电势。该电势低于GND。
减电压产生电路5产生负电势VMINUS。例如，该负电势VMINUS是—3V。直到计时T1处开关S3与S4处于接通状态，从而将Pch-MOS晶体管P1与P2的漏极(即，节点MINUS与MINUSX)设定为负电势VMINUS。在计时T1之后，开关S3与S4关断，因此节点MINUS与MINUSX被释放。从计时T1到计时T2，借助于电容器C1与C2，节点MINUS与MINUSX的电势维持在负电势VMINUS。
在计时T2处，字线WL和板线PL变换到VDD(例如，3V)。接通了访问晶体管N1与N2，并且一个正电压被施加到铁电电容器F1与F2。由于存有数据“1”的铁电电容器F1接收的电压具有与在写入操作中使用的极性相反的极性，因此由于反向极化，很大数量的相反的电荷流入位线BL。作为响应，位线BL的电势试图升高。由于Vth正被施加到Pch-MOS晶体管P1的栅极，所以即使位线BL的电势的些微增加也会使得Pch-MOS晶体管P1接通。因此，等于所述相反的电荷的电荷从位线BL流入节点MINUS，维持位线BL的电势接近于GND。响应于相反的电荷的输入，由电容器C1来保持稳定的节点MINUS的电势显著升高，如图2所示。
另一方面，施加到存有数据“0”的铁电电容器F2的电压具有与写入操作中使用的极性相同的极性，没有产生反向极化。在这种情况下，比较少的电荷流入位线BLX。作为响应，位线BLX的电势试图升高。由于Vth正被施加到Pch-MOS晶体管P2的栅极，所以即使位线BLX的电势的些微增加也会使得Pch-MOS晶体管P2接通。因此，电荷从位线BLX流入节点MINUSX，维持位线BLX的电势接近于GND。随着电荷的流入，由电容器C2来保持稳定的节点MINUSX的电势升高，如图2所示。由于所存储的数据是“0”，所以节点MINUX的电势的升高小于节点MINUS的电势的升高。
直到计时T1处读出放大器6的开关S5与S6都处于接通状态，因此直到计时T1处，电容器C3与C4各自的终端OUT与OUTX都被固定到GND。如上所述，直到计时T1处，电容器C3与C4的相对端MINUS与MINUSX都被固定到负电势VMINUS。在计时T1之后，开关S5与S6都被关断，因此节点OUT与OUTX被释放。由于电容器C3与C4保持它们各自相对端之间的电势差，因此节点OUT与OUTX的电势各自以和节点MINUS与MINUSX的电势变化相同的方式进行变化。因此，节点OUT与OUTX的电势波形分别与节点MINUS与MINUSX的电势波形相同，电势向上平移了|VMINUS|，这使得在以地电势GND作为参考的情况下获得了正电势。
读出放大器6是锁存类型读出放大器，其锁住节点OUT与OUTX作为它的输入，并且将输入放大到VDD和GND。MOS晶体管P4、P5、N4与N5一起构成互相交叉耦合的两个反相器。MOS晶体管P3与N3用作为开关，用于断开这两个反相器与电源之间的连接。MOS晶体管P6、N6、P7与N7是传输门(transfer gate)。
直到计时T3处，锁存驱动信号SAPOWER为低(LOW)，因此互相交叉耦合的两个反相器没有与电源连接，被置于浮动状态。传输门接通，因此节点OUT与OUTX各自耦合到位于交叉耦合点的节点SAOUT与SAOUTX。当锁存驱动信号SAPOWER在计时T3处变为高(HIGH)时，传输门变为非导通，并且两个交叉耦合的反相器接通。作为响应，节点SAOUT与SAOUTX的电势在VDD和GND之间尽可能地放大。这些放大的信号用作读取输出。
应当认识到，即使以和上述示例相对的方式在铁电电容器F1中存储数据“0”并且在铁电电容器F2中存储数据“1”，读取操作中的开关操作和放大操作也与上述操作相同。
[专利文献1]日本专利申请公开No.2002-133857。
[非专利文献1]“因特网时代的护照，FRAM智能卡”(“Passport ofInternet Age，FRAM Smart Card”)，2003，富士通有限公司<网址：http://edevice.fujitsu.com/fj/CATALOG/AD05/05-00023/index_j.html>。
[非专利文献2]Shoichiro Kawashima，et.al.，IEEE Journal of Solid-StateCircuits.May 2002，Vol.37，No.5，pp592—598。
图3是图2中示出的锁存驱动信号SAPOWER和节点OUT与OUTX的波形的扩大示图。
在图3中，节点OUT与OUTX的电势响应于对存储器单元的读取而升高，当读出放大器6开始操作时在计时T3处产生电势差ΔV。读出放大器6放大作为输入而接收的这个电势差。一般而言，铁电体的特性具有很大的制造差异，并且温度和电源相关性也很强。此外，节点OUT与OUTX的电势的波形还受存储器单元的电容器F1与F2和电容器C1与C2之间的相对差异影响。
如果由于制造差异或温度和电源相关性，使得存储器单元的电容器F1和F2大于设计规格，则节点OUT与OUTX的电势可能过度升高，如图4所示。在这种情况下，对应于读取数据“1”的节点OUT的电势超过VDD(例如，3V)而在接近VDD+0.6V处饱和。这是因为预读出放大器2中的Pch-MOS晶体管P1的背栅极(back gate)接地，源/漏极和背栅极之间的PN结响应于试图超过+0.6V的源/漏极的电势而变成正向导通，这产生电流流动，该电流防止源/漏极的电势升高。即，节点MINUS的电势没有超过接近于VDD+0.6V的某个点，并且节点OUT的电势没有升高超过接近于VDD+0.6V的某个点。
另一方面，对应于读取数据“0”的节点OUTX的电势继续随时间升高，因为在达到饱和点之前还有一段距离。
如果计时T3定位在如图4所图示的位置，则在锁存计时T3处只获得了比较小的电势差ΔV，而在早于锁存时间T3的计时处产生了足够大的电势差ΔV′。在这种情况下，读出放大器6由于接收较小的电势差，可能错误地读出数据。而且，读出放大器6是锁存类型读出放大器，因此它的增益最大约VDD/2。当如图4所示，两个输入都接近于VDD时，增益很小，导致了错误读出的可能性增加。
因此，需要提供一种半导体存储器器件，在其中，响应于铁电体的温度和电源相关性和/或制造差异来调节锁存计时，以提供以在不靠近VDD的位置处的足够大电势差来执行的锁存操作。
本申请基于2003年10月23日向日本专利局递交的在先日本专利申请No.2003-363370，并且要求了该申请的优先权，该申请的全部内容在这里作为参考而被引入。
发明内容
本发明的一般目标是提供一种半导体存储器器件，其基本上避免了由现有技术的局限和缺点引起的一个或多个问题。
在下文的说明中将描述本发明的特征和优点，并且其中的部分通过说明和附图将变得明显，或者可以通过根据下述说明中提供的教导来实践本发明可以了解所述特征和优点。通过在本说明书中特别指出的半导体器件，可以实现并获得本发明的目标和其它特征与优点，并且在说明书中以完整、清楚、简明和确切的术语描述了所述半导体器件，使得本领域普通技术人员能够实践本发明。
为了实现根据本发明目的的这些和其它优点，本发明提供了一种半导体存储器器件，包括存储器单元；信号线，其上有可响应于从所述存储器单元读取的数据的电势；电势检测电路，其响应于检测到所述信号线上的电势超过预定电势，而输出检测信号；和读出放大器，其响应于所述检测信号而放大所述信号线上的电势。
在上述的半导体存储器器件中，所述电势检测电路检测到响应于读取数据的电势超过所述预定电势，并且所述读出放大器在响应于该检测的计时处放大所述数据(即，执行锁存操作)。因此，锁存操作在数据电势升高过快的较早计时处执行，在数据电势正常升高的标准计时处执行，并且在数据电势升高过慢的较晚计时处执行。由此规定，根据铁电体的温度与电源相关性和/或制造差异来调节锁存计时，从而通过锁存住具有在不靠近VDD位置处的足够大电势差的读出放大器输入，实现准确的数据读出。
通过下文详细的描述同时参考附图，本发明的其它目标和特征将变得明显。
附图说明
图1是示出了现有技术铁电存储器的结构示例的示图；
图2是示出了用于解释图1的现有技术电路操作的信号波形的示图；
图3是图2中示出的锁存驱动信号SAPOWER和节点OUT与OUTX的波形的扩大示图；
图4是示出了节点电势显现过度升高情形的示图；
图5是示出了根据本发明的铁电存储器的结构示例的方框图；
图6是示出了图5的锁存驱动信号SAPOWER和节点OUT与OUTX的电压波形的示图；
图7是示出了当节点OUT与OUTX的电势由于存储器单元电容器的温度与电源相关性和/或制造差异而变化时，用于图示根据本发明的锁存驱动信号SAPOWER的计时的信号波形的示图；
图8是示出了根据本发明的铁电存储器的详细结构示例的电路图；
图9是示出了用于解释图8的电路操作的信号波形的示图；
图10是示出了图8中所示的施密特(Schmitt)触发电路的输入—输出特性的示图；
图11是示出了施密特触发电路的另一个结构示例的电路图；
图12是示出了图11的施密特触发电路的输入—输出特性的示图；
图13是示出了根据本发明的铁电存储器的结构变化的方框图；
图14是示出了用于解释图13的电路操作的信号波形的示图。
具体实施方式
在下文中，将参考附图描述本发明的多个实施例。
图5是示出了根据本发明的铁电存储器的结构示例的方框图。在图5中，与图1相同的元件用相同的标号指代，并且将省略对它们的描述。
图5中示出的电路是与读取铁电存储器相关的部分，并且包括2T2C类型(2晶体管与2电容器类型)存储器单元1、预读出放大器2、预读出放大器3、读出放大器6、施密特触发电路7、施密特触发电路8和NAND(与非)电路9。在图5所图示的本发明中，施密特触发电路7与8行使电势检测装置的功能，以检测节点OUT与OUTX各自的电势达到预定电势的事件。响应于检测到这样的事件，施密特触发电路7与8产生锁存驱动信号SAPOWER，其开始读出放大器6的锁存操作。
具体地说，施密特触发电路7与8被分别连接到预读出放大器2与3的节点OUT与OUTX，并且各自的输出TRG1与TRG2作为锁存驱动信号SAPOWER通过NAND门9被提供给读出放大器6。施密特触发电路7与8的输出是负逻辑，因此在节点OUT和OUTX升高之前，各自的输出TRG1与TRG2为高(HIGH)。在这种条件下，从NAND门9输出的锁存驱动信号SAPOWER为低(LOW)。在开始读取操作之后，节点OUT的电势例如达到施密特触发电路的输入的正跃迁(transition)阈值，使得输出TRG1从高变为低。作为响应，锁存驱动信号SAPOWER变为高，使得读出放大器6开始操作。
图6是示出了图5的锁存驱动信号SAPOWER和节点OUT与OUTX的电压波形的示图。
图6图示了这样一种情况，其中由于存储器单元电容器的温度与电源相关性和/或制造差异，引起节点OUT与OUTX的电势过度升高。如前所述，节点OUT饱和，因此在由虚线示出的现有技术锁存驱动信号SAPOWER的计时T3处，电势差ΔV很小。而且，节点OUT与OUTX的电势都靠近VDD，读出放大器6在那里具有较小的增益。在本发明中，当节点OUT的电势达到施密特触发电路7的输入的正跃迁阈值VSCHMITT时，在计时T3′处产生锁存驱动信号SAPOWER。作为响应，在锁存计时(T3′)处获得大电势差ΔV′的同时，读出放大器6开始操作。此外，由于节点OUT与OUTX的电势接近VDD/2，所以读出放大器6提供了足够的增益。
图7是示出了当节点OUT与OUTX的电势由于存储器单元电容器的温度与电源相关性和/或制造差异而变化时，用于图示根据本发明的锁存驱动信号SAPOWER的计时的信号波形的示图。
点划线图示了节点OUT与OUTX的电势相对较高的情况，实线示出了这些电势处于标准级别的情况，而虚线描述了这些电势相对较低的情况。在这些情况的任何一种中，当节点OUT与OUTX的任何一个达到施密特触发电路的输入的正跃迁阈值VSCHMITT时，产生锁存驱动信号SAPOWER，从而在适当计时处开始读出放大器的锁存操作。
图8是示出了根据本发明的铁电存储器的详细结构示例的电路图。在图8中，与图1和图5相同的那些元件与相同的标号指代。
图8中示出的电路是与读取铁电存储器相关的部分，并且包括2T2C类型(2晶体管与2电容器类型)存储器单元1、预读出放大器2、预读出放大器3、Vth产生电路4、负电压产生电路5、读出放大器6、施密特触发电路7、施密特触发电路8和NAND电路9。
在实际的结构中，以矩阵形式布置了多个存储器单元1。然而为了简化说明，图8中仅示出了一个单元。在存储器单元1中，提供有字线WL、板线PL、位线BL和BLX、访问晶体管N1和N2以及铁电电容器F1和F2。
预读出放大器2包括开关S1与S3、Pch-MOS晶体管P1和电容器C1与C3。预读出放大器3包括开关S2与S4、Pch-MOS晶体管P2和电容器C2与C4。读出放大器6包括Pch-MOS晶体管P3-P7、Nch-MOS晶体管N3-N7、开关S5与S6以及反相器I1。
施密特触发电路7包括Pch-MOS晶体管P8-P10和Nch-MOS晶体管N8。施密特触发电路8包括Pch-MOS晶体管P11-P13和Nch-MOS晶体管N9。
图9是示出了用于解释图8的电路操作的信号波形的示图。在下文中，将参考图9给出对图8的电路的操作的描述。
图9示出了这样一种情况，其中由于存储器单元电容器的温度与电源相关性和/或制造差异，引起节点OUT与OUTX的电势过度升高。数据“1”存储在铁电电容器F1中，而数据“0”存储在铁电电容器F2中。在图9中，直到计时T1处开关S1与S2处于接通(即，闭合)状态，因此位线BL与BLX被固定在地电势GND。在计时T1之后，开关S1与S2关断(即，打开)，因此位线BL与BLX被释放。当Pch-MOS晶体管P1与P2的源极(即，位线BL与BLX)处于地电势GND时，Vth产生电路4产生等于Vth(MOS阈值)的电势。该电势低于GND。
负电压产生电路5产生负电势VMINUS。例如，该负电势VMINUS是—3V。直到计时T1处开关S3与S4处于接通状态，从而将Pch-MOS晶体管P1与P2的漏极(即，节点MINUS与MINUSX)设定为负电势VMINUS。在计时T1之后，开关S3与S4关断，因此节点MINUS与MINUSX被释放。从计时T1到计时T2，借助于电容器C1与C2，节点MINUS与MINUSX的电势维持在负电势VMINUS。
在计时T2处，字线WL和板线PL变换到VDD(例如，3V)。接通了访问晶体管N1与N2，并且一个正电压被施加到铁电电容器F1与F2。由于存有数据“1”的铁电电容器F1接收的电压具有与在写入操作中使用的极性相反的极性，因此由于反向极化，很大数量的相反的电荷流入位线BL。作为响应，位线BL的电势试图升高。由于Vth正被施加到Pch-MOS晶体管P1的栅极，所以即使位线BL的电势的些微增加也会使得Pch-MOS晶体管P1接通。因此，等于所述相反的电荷的电荷从位线BL流入节点MINUS，维持位线BL的电势接近于GND。响应于相反的电荷的输入，由电容器C1来保持稳定的节点MINUS的电势显著升高，如图9所示。
另一方面，施加到存有数据“0”的铁电电容器F2的电压具有与写入操作中使用的极性相同的极性，没有产生反向极化。在这种情况下，比较少的电荷流入位线BLX。作为响应，位线BLX的电势试图升高。由于Vth正被施加到Pch-MOS晶体管P2的栅极，所以即使位线BLX的电势的些微增加也会使得Pch-MOS晶体管P2接通。因此，电荷从位线BLX流入节点MINUSX，维持位线BLX的电势接近于GND。随着电荷的流入，由电容器C2来保持稳定的节点MINUSX的电势升高，如图9所示。由于所存储的数据是“0”，所以节点MINUX的电势的升高小于节点MINUS的电势的升高。
直到计时T1处读出放大器6的开关S5与S6都处于接通状态，因此直到计时T1处，电容器C3与C4各自的终端OUT与OUTX都被固定到GND。如上所述，直到计时T1处，电容器C3与C4的相对端MINUS与MINUSX都被固定到负电势VMINUS。在计时T1之后，开关S5与S6都被关断，因此节点OUT与OUTX被释放。由于电容器C3与C4保持它们各自相对端之间的电势差，因此节点OUT与OUTX的电势各自以和节点MINUS与MINUSX的电势变化相同的方式进行变化。因此，节点OUT与OUTX的电势波形分别与节点MINUS与MINUSX的电势波形相同，电势向上平移了|VMINUS|，这使得在以地电势GND作为参考的情况下获得了正电势。
施密特触发电路7与8的输入被分别连接到节点OUT与OUTX。在初始状态下，节点OUT与OUTX处于地电势GND，而施密特触发电路7与8的输出TRG1和TRG2为高。在这种情况下，作为NAND门9的输出的锁存驱动信号SAPOWER为低。
在开始了读取操作之后，节点OUT与OUTX的电势升高。在图9所示出的示例中，节点OUT第一个在计时T3′处达到施密特触发电路7的输入的正跃迁阈值VSCHMITT。作为响应，输出TRG1从高变为低，而作为NAND门的输出的锁存驱动信号SAPOWER变为高。节点OUT与OUTX呈现平缓的增加。即使这些节点波动到一定程度，通过在输出一旦出现改变之后检测输入的微小波动，施密特触发电路7与8不改变它们的输出。即，没有抖动(chattering)发生。稍后将详细描述施密特触发电路的操作。
读出放大器6是锁存类型读出放大器，其锁住节点OUT与OUTX作为它的输入，并且将输入放大到VDD和GND。MOS晶体管P4、P5、N4与N5一起构成互相交叉耦合的两个反相器。MOS晶体管P3与N3用作为开关，用于断开这两个反相器与电源之间的连接。MOS晶体管P6、N6、P7与N7是传输门。
直到计时T3处，锁存驱动信号SAPOWER为低，因此互相交叉耦合的两个反相器没有与电源连接，被置于浮动状态。传输门接通，因此节点OUT与OUTX各自耦合到位于交叉耦合点的节点SAOUT与SAOUTX。当锁存驱动信号SAPOWER在计时T3处变为高时，传输门变为非导通，并且两个交叉耦合的反相器接通。作为响应，节点SAOUT与SAOUTX的电势在VDD和GND之间尽可能地放大。这些放大的信号用作读取输出。
通过这种方式，施密特触发电路7与8检测节点OUT与OUTX的电势以产生锁存驱动信号SAPOWER，从而在适当计时处开始读出放大器的锁存操作，即使节点OUT与OUTX的电势快速升高。应当认识到，即使以和上述示例相对的方式在铁电电容器F1中存储数据“0”并且在铁电电容器F2中存储数据“1”，在读取操作中的开关操作和放大操作也与上述操作相同。还应当认识到，电容器C1-C4还可以是铁电电容器。
图10是示出了图8中所示的施密特触发电路的输入—输出特性的示图。施密特触发电路8也具有与图10所图示的相同的输入—输出特性。
当施密特触发电路7的输入为低时，Pch-MOS晶体管P8与P9接通，而Nch-MOS晶体管N8关断，从而设定输出为高。由于输出为高，所以Pch-MOS晶体管P10关断。由于Pch-MOS晶体管P10关断，图示的电路作为反相器操作。当输入升高时，根据反相器的输入—输出特性，输出下降。这种情况的阈值是输入的正跃迁阈值VSCHMITT。一旦输出被设定为低，Pch-MOS晶体管P10接通以拉下节点10的电势。这关断Pch-MOS晶体管P9。因此，即使输入电势下降并且变得略低于阈值VSCHMITT，输出也不返回到高。当输入在正跃迁之后为高时，Pch-MOS晶体管P8与P9关断，而Nch-MOS晶体管N8接通。
在下文中，将描述有关输入的负跃迁的操作。由于起初Pch-MOS晶体管P10接通，作为Pch-MOS晶体管P9的源节点的节点10的电势被拉下。为了接通Pch-MOS晶体管P9，输入电势需要有足够大的下降以通过Pch-MOS晶体管P8上拉节点10的电势。因此，输入的负跃迁阈值低于VSCHMITT。当输入电势变得低于输入的负跃迁阈值时，输出被设定为高。作为响应，Pch-MOS晶体管P10变得非导通，并且Pch-MOS晶体管P8与P9接通，而Nch-MOS晶体管N8关断。由于Pch-MOS晶体管P10非导通，所以输出不改变，即使输入电势变得略高于输入的负跃迁阈值。
图11是示出了施密特触发电路的另一个结构示例的电路图。图12是示出了图11的施密特触发电路的输入—输出特性的示图。
图11中示出的施密特触发电路7A具有众所周知且广泛应用的电路结构。施密特触发电路7A包括Pch-MOS晶体管P8—P10和Nch-MOS晶体管N8、N20与N21。当比较示出了图11的施密特触发电路7A的输入—输出特性的图12和示出了施密特触发电路7的输入—输出特性的图10时，可以理解，施密特触发电路7具有相对较低的正跃迁阈值VSCHMITT。这是因为在输入正跃迁时的操作与反相器的操作相同。
如上所述，读出放大器6是锁存类型读出放大器，并且当输入电势约VDD/2时其增益最大。如果正跃迁阈值VSCHMITT需要被设定在该电势附近，则可以使用图8中示出的施密特触发电路7与8的结构。如果正跃迁阈值VSCHMITT可以被设定为较高的电势，则可以使用图11的施密特触发电路7A。
图13是示出了根据本发明的铁电存储器的结构变化的方框图。在图13中，与图5相同的那些元件以相同的标号指代，并且省略了对他们的说明。
图13中示出的电路与图5的结构不同之处在于提供了延迟电路11。NAND门9的输出TRG3作为锁存驱动信号SAPOWER通过延迟电路11被提供给读出放大器6。
图14是示出了用于解释图13的电路操作的信号波形的示图。图14图示了这样一种情况，其中，由于存储器单元电容器的温度与电源相关性和/或制造差异，引起节点OUT与OUTX的电势过度升高。与图6的情况相似，节点OUT饱和，因此在计时T3处，电势差ΔV较小。当节点OUT达到施密特触发电路7的输入的正跃迁阈值VSCHMITT时，施密特触发电路7的输出TRG1变为低，使得NAND门9的输出TRG3被设定为高。这个到高的变化表现为在通过延迟电路11的预定延迟之后的锁存驱动信号SAPOWER到高的变化。
如图14所示，节点OUT与OUTX之间的电势差在计时T3″附近达到它的最大值，在那里节点OUT饱和。因此，如果读出放大器6的增益改变的影响不是非常大，则期望在计时T3″处开始锁存操作。然而在该计时处，节点OUT的电势高于VDD(例如，3V)。令人遗憾的是，施密特触发电路的阈值VSCHMITT不能设定为高于VDD。考虑到这点，图13的结构检测节点OUT在计时T3′处达到阈值VSCHMITT的事件，并且在等待了预定时间段之后，锁存驱动信号SAPOWER在计时T3″处被设定为高。以此规定，读出放大器6成功地检测到大于计时T3′处的电势差ΔV′的电势差ΔV″，从而以可靠的方式避免了错误读出。
此外，本发明不限于这些实施例，在不脱离本发明的范围的情况下，可以进行各种变化和修改。

Claims (10)

1.一种半导体存储器器件，包括：
铁电存储器单元；
信号线，其上有可响应于从所述铁电存储器单元读取的数据的电势；
电势检测电路，其响应于检测到所述信号线上的所述电势超过预定电势，而输出检测信号；和
读出放大器，其响应于所述检测信号而放大所述信号线上的所述电势。
2.如权利要求1所述的半导体存储器器件，其中所述铁电存储器单元包括用于存储互补数据的两个铁电电容器，并且所述信号线包括对应于所述两个铁电电容器的两条信号线，并且其中所述电势检测电路与所述两条信号线中的各条信号线分别对应设置，并且当与所述两条信号线相对应的电势检测电路的任何一个输出所述检测信号时，所述读出放大器开始放大在所述两条信号线上的数据。
3.如权利要求1所述的半导体存储器器件，还包括：
位线，其上有可响应于从所述铁电存储器单元读取的数据的电势；和
预读出放大器，其放大在所述位线上的所述电势，以提供给所述信号线。
4.如权利要求1所述的半导体存储器器件，其中所述电势检测电路是施密特触发电路。
5.如权利要求4所述的半导体存储器器件，其中所述施密特触发电路关于输入正跃迁的输入—输出特性与包括了串联的Pch-MOS晶体管与Nch-MOS晶体管的反相器的输入—输出特性相同。
6.如权利要求1所述的半导体存储器器件，还包括延迟电路，其延迟从所述电势检测电路输出的所述检测信号，以提供给所述读出放大器。
7.一种半导体存储器器件，包括：
铁电存储器单元，包括用于存储互补数据的两个铁电电容器；
两条位线，每条都通过晶体管连接到所述两个铁电电容器中的对应的一个；
两个预读出放大器，每个都耦合到所述两条位线中的对应的一条；
两个电势检测电路，每个都耦合到所述两个预读出放大器中的对应的一个的输出，以响应于检测到所述两个预读出放大器中的对应的一个的输出超过预定电势，而输出检测信号；和
读出放大器，耦合到所述两个预读出放大器的输出，以响应于从所述两个电势检测电路的任何一个输出的所述检测信号而开始放大操作。
8.如权利要求7所述的半导体存储器器件，其中所述电势检测电路是施密特触发电路。
9.如权利要求8所述的半导体存储器器件，其中所述施密特触发电路关于输入正跃迁的输入—输出特性与包括了串联的Pch-MOS晶体管与Nch-MOS晶体管的反相器的输入—输出特性相同。
10.如权利要求7所述的半导体存储器器件，还包括延迟电路，其延迟从所述电势检测电路输出的所述检测信号，以提供给所述读出放大器。
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