FR2832566A1 - Amplificateur de lecture ayant un etage de sortie differenciel a faible consommation de courant - Google Patents

Amplificateur de lecture ayant un etage de sortie differenciel a faible consommation de courant Download PDF

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Abstract

La présente invention concerne un amplificateur de lecture (SA2) comprenant un étage de lecture (RDST), un étage de référence (RFST) et un étage de sortie différentiel comprenant des transistors de type PMOS et NMOS. Selon l'invention, les transistors de l'étage différentiel (DIFST2) comprennent uniquement un transistor PMOS (TP3) et un transistor NMOS (TN3) en série, le transistor PMOS (TP3) ayant sa grille reliée à un noeud de l'étage de lecture (RDST), le transistor NMOS (TN3) ayant sa grille reliée à un noeud de l'étage de référence (RFST), le point milieu des transistors PMOS et NMOS de l'étage différentiel formant un noeud de sortie de donnée (DATAOUT) de l'amplificateur de lecture. L'amplificateur de lecture selon l'invention présente les avantages combinés d'un faible temps de lecture et d'une faible consommation électrique. Application aux mémoires non volatiles de type EPROM, EEPROM et FLASH.

Description

un registre (CREG).
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AMPLIFICATEUR DE LECTURE AYANT UN ETAGE DE SORTIE
DIFFERENTIEL A FAIBLE CONSOMMATION DE COURANT
La présente invention concerne un amplificateur de lecture de cellule mémoire non volatile, applicable
notamment aux mémoires EPROM, EEPROM, FLASH EEPROM...
La présente invention concerne plus particulièrement un amplificateur de lecture ayant un
étage de sortie différentiel.
Afin de lire une donnée présente dans une cellule mémoire non volatile dont l'état programmé ou effacé détermine la valeur d'une donnée enregistrée dans la cellule mémoire, il est courant d'utiliser un amplificateur de lecture prévu pour détecter l'état programmé ou effacé de la cellule par comparaison d'un courant traversant la cellule avec un courant de référence. L'état programmé correspond par convention au stockage d'un 0 et l'état effacé au stockage d'un 1, ou vice-versa. Certains amplificateurs de lecture connus comprennent un étage de sortie formé par une porte inverseuse, tandis que d'autres comprennent un étage de
sortie différentiel.
Un amplificateur de lecture classique à étage de sortie différentiel est représenté en figure 1. Sur cette figure et dans le reste de la présente demande, des transistors de type PMOS sont désignés par des références commençant par ''TP'' et des transistors de type NMOS sont
désignés par des références commencant par "TN".
L'amplificateur de lecture SA1 comprend un étage de référence RFST, un étage de lecture RDST et un étage différentiel DIFST1 alimentés électriquement par une tension Vcc et recevant une tension de référence Vref délivrée par un générateur RGEN. L'amplificateur de lecture SA1 présente un neud de sortie SENSEOUT destiné à
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être relié à une cellule mémoire devant être lue, ainsi qu'un n_ud de sortie DATAOUT délivrant une donnse à 1 (Vcc) ou à 0 (masse) selon l'état de conductivité de la
cellule mémoire.
Le générateur RGEN comprend par exemple un transistor TP0 dont la source S reçoit la tension Vcc, dont le drain D est connecté à un générateur de courant IGEN, et dont la grille G est reliée au drain D. Le transistor TP0 est traversé par un courant Iref imposé par le générateur de courant IGEN, et la tension Vref est prélevée sur sa grille G. L'étage de référence RFST comprend deux transistors TP1, TN1 en série. Le transistor TP1 reçoit sur sa source la tension Vcc, sur sa grille le signal Vref, et son drain est connecté au drain du transistor TN1 dont la
source est reliée à la masse.
L'étage de lecture RDST comprend deux transistors TP2, TN2 en série. Le transistor TP2 recoit sur sa source la tension Vcc, sur sa grille la tension Vref, et son drain est connocté au drain du transistor TN2. La source du transistor TN2 est connectée à la grille du transistor TN1 et forme la sortie SENSEOUT de l'amplificateur de
lecture, sur laquelle on trouve une tension VSENSE.
L'étage de sortie différentiel DIFST1 comprend une première branche comprenant deux transistors TP3, TN3 en série et une deuxième branche comprenant deux transistors TP4, TN4 en série. Le transistor TP3 reçoit sur sa source la tension Vcc, sur sa grille une tension VT prélevée sur le drain du transistor TP2 (également drain du transistor TN2), et son drain est connacté au drain du transistor TN3 dont la source est reliée à la masse. Le transistor TP4 reçoit sur sa source la tension Vcc, sur sa grille la tension Vref, et son drain est connecté au drain du transistor TN4 dont la source est reliée à la 3s masse. Le transistor TN4 a son drain connecté à sa grille et sa grille connectée à la grille du transistor TN3. La sortie DATAOUT est formée par le point milieu des
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transistors TP3, TN3, c'est-à-dire le drain du transistor
TP3 et le drain du transistor TN3.
L'amplificateur de lecture comprend également un transistor de précharge TP5 dont la source reçoit la tension Vcc, et dont le drain est relié au drain du transistor TN2, la grille du transistor TP5 étant
contrôlée par une tension Vp.
Les transistors TP0, TPl, TP2, TP3, TP4 sont de préférence identiques et les transistors TNl, TN2, TN3, TN4 sont également identiques (même rapport largeur sur
longueur de grille).
A titre d'exemple d'application, on supposera maintenant que la sortie SENSEOUT est reliée à une cellule mémoire MCELL par l'intermédiaire d'un décodeur de colonne COLDEC et d'une ligne de bit BLj d'un plan mémoire MA. La cellule mémoire comprend un transistor à grille floLtante FGT recevant sur sa grille une tension de lecture Vread et dont l'état de conductivité dépend de
son état programmé ou effacé.
La lecture proprement dite de la cellule mémoire MCELL est précédée d'une phase de précharge au cours de laquelle la tension Vp est portée à 0. Le transistor TP5 est passant et un courant de précharge est délivré par la sortie SENSEOUT. Ce courant de précharge vise à charger des capacités parasites de la ligne de bit BLj et amener la tension VSENSE à une valeur détermince, de l'ordre de Vtn (tension de seuil d'un transistor NMOS). Le transistor TP5 permet d'accélérer le temps de précharge et par conséquent le temps de lecture global, car le transistor TP2 fonctionne en générateur de courant et n'est pas capable de délivrer un courant de précharge important. Pendant la phase de précharge, la tension VT est égale à Vcc et le transistor TP3 est bloqué. Le transistor TN4 est traversé par le courant Iref présent dans le générateur RGEN, par effet miroir de courant entre les transistors TP4 et TP0. Le transistor TN3 est également traversé par le courant Iref par effet miroir
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de courant avec le transistor TN3. La sortie DATAOUT est
donc à 0.
L'étape de lecture proprement dite commence lorsque la tension Vp est portée à Vcc, le transistor TP5 étant alors bloqué. La sortie SENSEOUT délivre dans la ligne de bit BLj un courant Icell dont la valeur dépend de l'état de conductivité de la cellule mémoire MCELL. L'étage de référence RFST est traversé par le courant Iref par effet miroir de courant entre les transistors TPl et TP0, et le drain du transistor TP2 de l'étage de lecture RDST délivre également le courant Iref par effet miroir de courant avec le transistor TP0. Si le courant Icell est supérieur à Iref, la tension VT diminue, le transistor TP3 devient passant et la sortie DATAOUT passe à 1. Si le courant Icell est inférieur à Iref, la tension VT reste
au niveau haut et la sortie DATAOUT reste à 0.
Comme indiqué plus haut, d'autres types d'amplificateurs de lecture comprennent un étage de sortie à porte inverseuse. Dans ce cas, l'étage différentiel DIFSTl est remplacé par une porte inverseuse qui reçoit en entrée le signal VT et dont la sortie
forme la sortie DATAOUT de l'amplificateur de lecture.
Dans ce cas, la sortie DATAOUT est à l ou à 0 selon que le signal VT est inférieur ou supérieur à un point de
basculement de la porte inverseuse ("trip point").
Ltavantage dun amplificateur de lecture à étage de sortie différentiel du type qui vient d'être décrit est d'être précis car la valeur de la sortie DATAOUT ne dépend pas du point de basculement d'une porte inverseuse et est fonction d'une comparaison de la tension VT avec la tension de référence Vref. Ainsi, la sortie DATAOUT
passe à 0 dès lors que VT devient inférieur à Vref.
Un autre avantage d'un tel amplificateur de lecture est de présenter un faible temps de lecture car la tension Vref est généralement supérieure au point de basculement d'une porte inverseuse, de sorte que la détection du niveau bas de la tension VT est plus s 2832566 rapide avec un étage différentiel qu'avec une porte inverseuse. Un tel amplificateur de lecture présente toutefois un double inconvénient. D'une part l'étage de sortie différentiel est d'une plus grande complexité qu'un étage de sortie à porte inverseuse (deux transistors MOS étant suffisants pour obtenir une porte inverseuse). D'autre part la consommation électrique de l'étage de sortie différentiel n'est pas négligeable alors que la consommation électrique d'une porte inverseuse est nulle
en dehors des périodes de commutation.
La présente invention vise à pallier ces inconvénients. Plus particulièrement, la présente invention vise un amplificateur de lecture du type décrit ci-dessus dans lequel l'étage différentiel est dune structure plus
simple et présente une moindre consommation de courant.
Cet objectif est atteint par la prévision d'un amplificateur de lecture comprenant un étage de lecture relié ou destiné à être relié à une cellule mémoire devant être lue, un étage de référence traversé par un courant de référence et un étage de sortie différentiel comprenant des transistors de type PMOS et NMOS, dans lequel les transistors de l'étage différentiel 2s comprennent uniquement un transistor PMOS et un transistor NMOS en série, le transistor PMOS ayant sa grille reliée à un n_ud de l'étage de lecture, le transistor NMOS ayant sa grille reliée à la grille d'un transistor de l'étage de référence sur laquelle apparaît une tension de grille représentative du courant de référence, le point milieu des transistors PMOS et NMOS formant un n_ud de sortie de donnée de l'amplificateur de lecture. Selon un mode de réalisation, l'étage de lecture comprend un transistor PMOS recevant sur sa grille une tension de référence, en série avec un transistor NMOS dont la source forme un point de liaison de
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l'amplificateur de lecture à une cellule mémoire, le drain du transistor PMOS de l'étage de lecture étant relié à la grille du transistor PMOS de l'étage différentiel. Selon un mode de réalisation, l'étage de référence comprend un transistor PMOS recevant sur sa grille la tension de référence, en série avec un transistor NMOS ayant sa grille reliée à la grille du transistor NMOS de
l'étage différentiel.
Selon un mode de réalisation, la grille du transistor NMOS de 1'étage de lecture est reliée au drain du transistor NMOS de l'étage de référence, et la grille du transistor NMOS de l'étage de référence est reliée à
la source du transistor NMOS de l'étage de lecture.
Selon un mode de réalisation, l'amplificateur de lecture comprend un transistor de précharge relié au
drain du transistor NMOS de l'étage de lecture.
Selon un mode de réalisation, le transistor de précharge a sa grille pilotée par le n_ud de sortie de
donnée de l'amplificateur de lecture.
La présente invention concerne également une mémoire non volatile comprenant un plan mémoire comportant au moins une cellule mémoire, et au moins un
amplificateur de lecture selon l'invention.
2s Selon un mode de réalisation, la cellule mémoire
comprend un transistor à grille flottante.
Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en
détail dans la description suivante d'un amplificateur de
lecture selon l' invention, et d'une variante de réalisation de cet amplificateur de lecture, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: - la figure 1 précédemment décrite est le schéma électrique d'un amplificateur de lecture à étage de sortie différentiel classique,
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- la figure 2 est le schéma électrique d'un amplificateur de lecture à étage de sortie différentiel selon l 'invention, et - la figure 3 est le schéma électrique d'une variante de l'amplificateur de lecture de la figure 2. La figure 2 représente un amplificateur de lecture SA2 selon l'invention. L'amplificateur de lecture comprend un étage de référence RFST, un étage de lecture RDST et un étage différentiel DIFST2 alimentés électriquement par une tension Vcc et recevant une tension de référence Vref délivrée par un générateur RGEN. Il présente un neud de sortie SENSEOUT destiné à être relié à une cellule mémoire devant être lue, ainsi qu'un n_ud de sortie DATAOUT délivrant une donnée à l (Vcc) ou à 0 (masse) selon l'état de conductivité de la
cellule mémoire.
L'étage de référence RFST, l'étage de lecture RDST et le générateur de référence RGEN sont identiques à ceux décrits au préambule en relation avec la figure l, les
mêmes éléments étant désignés par les mêmes références.
Ainsi, le générateur RGEN comprend un transistor TP0 dont la source S reçoit la tension Vcc, dont le drain D est connecté à un générateur de courant IGEN, et dont la grille G est reliée au drain D. Le transistor TP0 est traversé par un courant Iref imposé par le générateur de courant IGEN, et la tension Vref est prélevée sur sa grille G. L'étage de référence RFST comprend deux transistors TPl, TNl en série. Le transistor TPl recoit sur sa source la tension Vcc, sur sa grille le signal Vref, et son drain est connecté au drain du transistor TNl dont la source est reliée à la masse. L'étage de
lecture RDST comprend deux transistors TP2, TN2 en série.
Le transistor TP2 recoit sur sa source la tension Vcc, sur sa grille la tension Vref, et son drain est connecté au drain du transistor TN2. La source du transistor TN2 forme le n_ud de sortie SENSEOUT de l'amplificateur de lecture et est connectée à la grille du transistor TNl,
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qui impose la tension VSENSE sur le neud de sortie
SENSEOUT.
L'amplificateur de lecture comprend également de façon classique un transistor de précharge TP5 dont la source reçoit la tension Vcc et dont le drain est relié au drain du transistor TN2, la grille du transistor TP5
étant contrôlée par une tension Vp.
Selon l' invention, l'étage de sortie différentiel DIFST2 comprend une branche unique comprenant uniquement deux transistors TP3, TN3 en série. Le n_ud de sortie DATAOUT est le point milieu des transistors TP3, TN3, soit le point de connexion du drain du transistor TP3 et du drain du transistor TN3. Le transistor TP3 reçoit sur sa source la tension Vcc, sur sa grille la tension VMAT prélevée sur le drain du transistor TP2 (également drain du transistor TN2), et son drain est connecté au drain du transistor TN3. Le transistor TN3 a sa source reliée à la masse et sa grille reçoit la tension VSENSE présente sur la grille du transistor TN1 et sur le n_ud de sortie
SENSEOUT.
L'étage DIFST2 est donc l'équivalent de l'étage classique DIFST1 de la figure 1 dans lequel on a supprimé les transistors TP4 et TN4 et modifié le signal de contrôle de grille du transistor TN3, qui est maintenant 2s la tension VSENSE au lieu d'être la tension de grille du
transistor supprimé TN4.
La présente invention repose en effet sur la constatation selon laquelle, dans l'amplificateur de lecture classique de la figure 1, la fonction du transistor TN4 est d'appliquer sur la grille du transistor TN3 une tension de commande représentative du courant de référence Iref. Or, dans l'étage de référence RFST, le transistor TP1 a sa grille polarisce par la tension Vref et impose le courant Iref dans le transistor TN1. La tension de grille du transistor TN1, soit la tension VSENSE, est donc elle-même représentative du courant de référence Iref. La tension VSENSE est notamment
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égale à la tension de grille du transistor TN4 quand TP1=TP4 et TN1=TN4 (même rapport largeur sur longueur de grille), les transistors TN1 et TN4 étant traversés par
le même courant et fonctionnant tous deux en mode saturé.
s Ainsi, la suppression des transistor TP4 et TN4 ne modifie pas le fonctionnement de l'amplificateur de lecture si l'on utilise la tension VSENSE pour contrôler la grille du transistor TN3, au lieu d'utiliser la tension de grille du transistor TN4. La suppression des transistors TN4 et TP4 est également envisageable quand les transistors TP1 et TP4 ne présentent pas les mêmes dimensions. Supposons par exemple que TP4=2*TP1 (rapport longueur sur largeur de grille de TP4 double de celui de TP1). Dans ce cas, la tension VSENSE correspond à un courant qui est égal à la moitié du courant traversant le transistor TN4. La tension VSENSE demeure toutefois utilisable pour piloter la grille du transistor TN3, car elle est touj ours représentative du courant de référence Iref. Ainsi, le transistor TN4 et par conséquent le
transistor TP4 peuvent être supprimés.
Dans un mode de réalisation préféré, les transistors TPO TP2 et TP3 sont identiques et les transistors TN1, TN2 et TN3 sont également identiques
(même rapport largeur sur longueur de grille).
Un tel perfectionnement de l'étage différentiel diminue sensiblement la consommation électrique de l'amplificateur de lecture SA2 sans affecter ses performances en termes de vitesse de lecture. En effet, sur la figure 1, la branche comprenant les transistors TP4 et TN4 consomme du courant en permanence lorsque l'amplificateur de lecture est sous tension et qu'il reçoit la tension Vref. La suppression de cette branche entraîne donc une diminution correspondante de la
consommation de courant.
La diminution de la consommation électrique de l'amplificateur de lecture confère par ailleurs à l'homme de l'art un degré de liberté supplémentaire pour
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l'optimalisation de la vitesse de lecture, la consommation électrique étant l'un des facteurs qui limite les possibilités d'améliorer la vitesse de lecture d'un amplificateur de lecture au stade de sa conception, s notamment au stade de la détermination de la tail le des transistors. Un autre avantage de l' invention est que la suppression du transistor TP4 entraîne une diminution de la capacité parasite sur la ligne de distribution de la tension Vref. Cette diminution est de l'ordre de 25t puisqu'il ne reste plus que trois transistors PMOS contre quatre connectés au générateur RGEN, et améliore la vitesse d'établissement de la tension Vref sur les grilles des trois transistors. Ainsi, une opération de lecture peut être effectuée à partir d'un mode repos (standby) dans lequel le générateur RGEN est mis hors
tension et n'est réactivé qu'au moment de la lecture.
A titre d'exemple d'application, on supposera comme précédemment que la sortie SENSEOUT est reliée à une cellule mémoire MCELL par l'intermédiaire d'un décodeur de colonne COLDEC et d'une ligne de bit BLj d'un plan mémoire MA. La cellule mémoire comprend un transistor à grille flottante FGT recevant sur sa grille une tension de lecture Vread et dont l'état de conductivité dépend de
son état programmé ou effacé.
La lecture de la cellule mémoire MCELL est précédée d'une phase de précharge au cours de laquelle la tension Vp est portée à 0. Le transistor TP5 est passant et un
courant de précharge est délivré par la sortie SENSEOUT.
Pendant la phase de précharge, la tension VT est égale à Vcc et le transistor TP3 est bloqué. Le transistor TN3 est traversé par le courant Iref traversant le transistor TN1, comme cela a été expliqué ci-dessus. La sortie
DATAOUT est donc à 0.
L'étape de lecture commence lorsque la tension Vp
est portée à Vcc, le transistor TP5 étant alors bloqué.
La sortie SENSEOUT délivre un courant Icell qui dépend de
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l'état de conductivité de la cellule mémoire MCELL.
L'étage de référence RFST est traversé par le courant Iref par effet miroir de courant entre les transistors TPl, TP0. Le drain du transistor TP2 de l'étage de lecture RDST délivre également le courant Iref par effet miroir de courant avec le transistor TP0. La sortie SENSEOUT délivre un courant Icell qui est comparé au courant Iref. Si le courant Icell est supérieur à Iref, la tension V=T diminue, le transistor TP3 devient passant et la sortie DATAOUT passe à l (Vcc). Si le courant Icell est inférieur à Iref, la tension VT reste
au niveau haut et la sortie DATAOUT reste à 0.
La figure 3 représente une variante de réalisation
SA3 de l'amplificateur de lecture selon l'invention.
Cette variante de réalisation est une combinaison de la présente invention avec l' invention décrite par le brevet US 6,094,394, faite par l'auteur de la présente invention. Dans ce mode de réalisation, le transistor de précharge TP5 est supprimé et est remplacé par un transistor NMOS TN5 dont le drain reçoit la tension Vcc et dont la source est connectée au drain du transistor TN2. Conformément à US 6,094,394, la grille du transistor de précharge TN5 est pilotée par le signal délivré par la
sortie DATAOUT de l'amplificateur de lecture.
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Claims (7)

REVENDICATIONS
1. Amplificateur de lecture (SA2, SA3) comprenant un étage de lecture (RDST) relié ou destiné à être relié à une cellule mémoire (MCELL) devant être lue, un étage de référence (RFST) traversé par un courant de référence (Iref) et un étage de sortie différentiel comprenant des transistors de type PMOS et NMOS, caractérisé en ce que les transistors de l'étage différentiel (DIFST2) comprennent uniquement un transistor PMOS (TP3) et un transistor NMOS (TN3) en série, le transistor PMOS (TP3) ayant sa grille reliée à un n_ud de l'étage de lecture (RDST), le transistor NMOS (TN3) ayant sa grille reliée à la grille dun transistor (TN1) de l'étage de référence (RFST) sur laquelle apparaît une tension de grille représentative du courant de référence (Iref), le point milieu des transistors PMOS et NMOS formant un n_ud de sortie de donnée (DATAOUT) de
l'amplificateur de lecture.
2. Amplificateur de lecture selon la revendication 1, dans lequel l'étage de lecture (RDST) comprend un transistor PMOS (TP2) recevant sur sa grille une tension de référence (Vref), en série avec un transistor NMOS (TN2) dont la source forme un point (SENSEOUT) de liaison de l'amplificateur de lecture à une cellule mémoire (MCELL, FGT), le drain du transistor PMOS (TP2) de l'étage de lecture (RDST) étant relié à la grille du
transistor PMOS (TP3) de l'étage différentiel (DIFST2).
3. Amplificateur de lecture selon la revendication 2, dans lequel l'étage de référence (RFST) comprend un transistor PMOS (TP1) recevant sur sa grille la tension de référence (Vref), en série avec un transistor NMOS (TN1) ayant sa grille reliée à la grille du transistor
NMOS (TN3) de l'étage différentiel (DIFST2).
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4. Amplificateur de lecture selon la revendication 3, dans lequel la grille du transistor NMOS (TN2) de l'étage de lecture (RDST) est reliée au drain du transistor NMOS (TN1) de l'étage de référence (RFST), et la grille du transistor NMOS (TN1) de l'étage de référence (RFST) est reliée à la source du transistor
NMOS (TN2) de l'étage de lecture (RDST).
5. Amplificateur de lecture selon l'une des
revendications 2 à 4, comprenant un transistor de
précharge (TP5, TN5) relié au drain du transistor NMOS
(TN2) de l'étage de lecture.
Amplificateur de lecture (SA3) selon la revendication 5, dans lequel le transistor de précharge (TN5) a sa grille pilotée par le n_ud de sortie de donnse
(DATAOUT) de l'amplificateur de lecture.
7. Mémoire non volatile comprenant un plan mémoire (MA) comportant au moins une cellule mémoire (MCELL), caractérisoe en ce qu'elle comprend au moins un
amplificateur de lecture selon l'une des revendications 1
à 7, pour la lecture de la cellule mémoire.
8. Mémoire non volatile selon la revendication 7, dans laquelle la cellule mémoire comprend un transistor à
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