KR20070096602A - 데이터 입력 에러를 감소시키는 기능을 가지는 플래시메모리 소자 및 그 데이터 입력 동작 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자 및 그 데이터 입력 동작 방법에 관한 것으로, 페이지 버퍼의 데이터 입력 동작이 실행될 때마다 Y 디코더부에 포함되는 내부 데이터 라인들을 미리 충분히 프리차지시켜 초기화하는 프리차지 회로를 포함함으로써, 이전의 데이터 입력 동작시 내부 데이터 라인들에 로딩된 데이터가 잔류하는 것을 방지하여 데이터 입력 동작의 에러를 감소시킬 수 있는 플래시 메모리 소자 및 그 데이터 입력 동작 방법을 개시한다.
플래시 메모리, 프리차지, 데이터 라인, Y-디코더부

Description

데이터 입력 에러를 감소시키는 기능을 가지는 플래시 메모리 소자 및 그 데이터 입력 동작 방법{Flash memory device having a function for reducing data input error and data input operation method of the same}
도 1은 종래 기술에 따른 플래시 메모리 소자의 Y-디코더를 나타내는 회로도이다.
도 2는 도 1에 도시된 Y-디코더를 이용한 데이터 입력 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 플래시 메모리 소자의 블럭도이다.
도 4는 도 3의 Y-디코더부와 프리차지 회로의 블럭도이다.
도 5는 도 4의 제1 디코더부의 상세 회로도이다.
도 6은 도 4의 제2 디코더부와 제1 프리차지부의 상세 회로도이다.
도 7은 도 4의 제3 디코더부와 제2 프리차지부의 상세 회로도이다.
도 8은 도 4에 도시된 플래시 메모리 소자의 데이터 입력 동작과 관련된 신호들의 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 120 : Y-디코더부 110 : 메모리셀 어레이
121 : 제1 디코더 122 : 제2 디코더
123 : 제3 디코더 130 : 프리차지 회로
131 : 제1 프리차지부 132 : 제2 프리차지부
PB0 ~ PBn : 페이지 버퍼
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 플래시 메모리 소자 및 그 데이터 입력 동작 방법에 관한 것이다.
일반적인 플래시 메모리 소자는 비휘발성 특성과 전기적인 소거 및 프로그램 특성을 동시에 확보할 수 있어 여러가지 반도체 메모리 소자에 응용되고 있다.
플래시 메모리 소자는 짧은 시간 동안 대용량의 데이터를 프로그램하거나 독출하기 위해 다수개의 페이지 버퍼를 사용한다. 따라서, 페이지 버퍼에 의해 페이지 단위로 플래시 메모리 장치의 프로그램 동작 또는 독출 동작이 실행된다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 Y-디코더(10)의 회로도이다.
도 1을 참조하면, 다수의 페이지 버퍼(PB0 내지 PBn) 중 선택된 페이지 버퍼에 데이터를 입력하기 위해 Y-디코더부(10)를 이용한다. 도 1에서는 다수의 페이지 버퍼(PB0 내지 PBn) 중 일부만 도시되어 있고, 페이지 버퍼(예를 들어 PB0)는 래치(LAT0)와 데이터 입력 회로(DIC0)만 간략히 도시하였다. Y-디코더부(10)는 다수의 페이지 버퍼(PB0 내지 PBn)와 데이터 라인(DL0 내지 DLk) 사이에 연결된 다수의 선택부(10A 내지 10S)를 포함한다. 다수의 선택부(10A 내지 10S)는 동일 구조로 구성되며, 선택부(10A)는 다수의 NMOS 트랜지스터(NC0 내지 NCc, NB0 내지 NBb, NA0 내지 NAx)를 포함한다. Y-디코더부(10)는 Y-디코더 구동 신호들(YC_DRV<0:C>, YB_DRV<0:B>, YA_DRV<0:A>)에 응답하여 다수의 페이지 버퍼(PB0 내지 PBn) 중 선택된 페이지 버퍼와 선택된 데이터 라인(예를 들어, DL0)을 연결하여 데이터 입력 패스를 형성한다. 동작 제어부(11)는 데이터 라인(DL0 내지 DLk)에 각각 연결되어 신호(DL0_DIS 내지 DLk_DIS)에 의해 데이터 라인들(DL0 내지 DLk)에 접지 전압을 공급하거나 전원 전압을 공급한다. 따라서, 데이터 입력 동작시 하이 레벨의 디스차지 신호(DL0_DIS 내지 DLk_DIS)에 의해 데이터 입력 패스는 로우 레벨로 디스차지 된다.
도 2는 도 1에 도시된 Y-디코더를 이용한 데이터 입력 동작과 관련된 신호들의 타이밍도이다.
도 1 및 도 2를 참조하여 종래 기술에 따른 플래시 메모리 소자의 데이터 입력 동작을 설명하면 다음과 같다.
페이지 버퍼(PB0 내지 PB3)에 제 1 데이터("0")를 입력하고, 페이지 버퍼(PBk 내지 PBk+3)에 제 2 데이터("1")를 입력하는 경우를 예를 들어 설명하면 다음과 같다.
동작제어부(11)는 로우 레벨의 신호(DLO_DIS)에 응답하여 데이터 라인(예를 들어, DL0)을 전원 전압과 연결한다. 또한, Y 디코더부(10)는 하이 레벨의 제1, 제 2, 제3 구동 신호들(YC_DRV<0:C>, YB_DRV<0:B>, YA_DRV<0:A>)에 의하여 모든 내부 데이터 라인들(YA, YB, YC)을 데이터 라인(DL0)에 연결한다. 따라서 모든 내부 데이터 라인들(YA, YB, YC)이 하이 레벨로 프리차지 된다.
그 후, 모든 제1, 제2, 제3 구동 신호들(YC_DRV<0:C>, YB_DRV<0:B>, YA_DRV<0:A>)이 디스에이블되어 데이터 라인(DL0)과 모든 내부 데이터 라인들(YA, YB, YC)들이 분리된다. 동작제어부(11)는 하이 레벨의 신호(DL0_DIS)에 응답하여 데이터 라인(예를 들어, DL0)을 접지 전압과 연결하여 데이터 라인(DL0)을 디스차지한다. NMOS 트랜지스터(NC0)와 NMOS 트랜지스터(NB0)는 제 3 구동 신호(YC_DRV<0>)와 제 2 구동 신호(YB_DRV<0>)에 각각 응답하여 턴온되어 데이터 라인(DL0)과 제 1 내부 데이터 라인(YC)을 연결하고, 제 1 내부 데이터 라인(YC)과 제 2 내부 데이터 라인(YB)을 연결한다. 결과적으로 데이터 라인(DL0)은 제 1 내부 데이터 라인(YC)을 통해 제 2 내부 데이터 라인(YB)과 연결된다. 그 후, NMOS 트랜지스터(NA0)는 제 1 구동 신호(YA_DRV<0>)에 응답하여 턴온되어 페이지 버퍼(PB0)에 연결된 입출력 데이터 라인(YA)와 제 2 내부 데이터 라인(YB)을 연결한다. 이때, 데이터 입력 회로(DIC0)의 NMOS 트랜지스터(NDI1)는 데이터 입력 신호(nDI)에 응답하여 턴온되어 입출력 데이터 라인(YA)와 래치(LAT0)를 연결한다. 결과적으로 접지 전압과 연결된 데이터 라인(DLO)과, 제 1 내부 데이터 라인(YC), 제 2 내부 데이터 라인(YB), 입출력 데이터 라인(YA), 및 페이지 버퍼(PB0)의 래치(LAT0)가 연결되어 페이지 버퍼(PB0)에 "0" 데이터가 입력된다. 그 후, 제 1 구동 신호(YA_DRV<1> 내지 YA_DRV<3>)이 순차적으로 인에이블되어 페이지 버퍼(PB1 내지 PB3)에 순차적으로 제 1 데이터("0")가 입력된다.
동작제어부(11)는 로우 레벨의 신호(DL0_DIS)에 응답하여 데이터 라인(DL0)을 전원 전압과 연결한다. 또한, Y 디코더부(10)는 하이 레벨의 제1, 제2, 제3 구동 신호들(YC_DRV<0:C>, YB_DRV<0:B>, YA_DRV<0:A>)에 의하여 모든 내부 데이터 라인들(YB, YC)과 입출력 데이터 라인(YA)을 데이터 라인(DL0)에 연결한다. 따라서, 입출력 데이터 라인(YA)과 내부 데이터 라인들(YB, YC)이 하이 레벨로 프리차지 된다. 이때, 하나의 데이터 라인(DL0)을 통해 많은 내부 데이터 라인들을 설정된 시간 동안 모두 프리차지 하여야 하므로 프리차지 동작이 완전히 이루어 지지 않을 경우가 발생할 수 있다.
그 후, 페이지 버퍼(PBk 내지 PBk+3)에 제 2 데이터("1")가 입력된다. 먼저, 제 3 구동 신호(YC_DRV<0>)는 디스에이블되고, 제 3 구동 신호(YC_DRV<C>)가 인에이블된다. 따라서, 제 1 데이터 입력 동작시 형성된 데이터 패스(①)와 다른 새로운 데이터 패스(②)가 형성되어 제 2 데이터를 선택된 페이지 버퍼(PBk 내지 PBk+3)에 입력한다. 이때 프리차지 동작시 동작 제어부(11)에 의해 완전히 프리차지되지 않은 데이터 라인들(예를 들어, 페이지 버퍼(PB0 내지 PB3)에 연결된 입출력 데이터 라인(YA)에 의해 제 1 데이터("0")가 로딩된 상태로 남아 있을 수 있다. 이러한 현상은 메모리 소자의 데이터 용량이 늘어남에 따라 데이터 라인이 증가하게 되고, 메모리 소자가 점차 저전압을 사용함에 따라 상술한 프리차지 동작이 제대로 이루어 지지 않아 발생하게 된다. 이때, 제 2 데이터("1")를 입력하기 위한 데이터 입력 신호(DI)가 인가됨에 따라 페이지 버퍼(PBk 내지 PBk+3)에 제 2 데이 터("1")가 입력된다. 만약, 페이지 버퍼(PB0 내지 PB3)에 연결된 입출력 데이터 라인(YA)이 완전히 프리차지되지 않은 경우(즉, 로우 레벨로 유지되는 경우), 도 2의 'A'로 표시된 것과 같이, 제 1 데이터("0")를 래치하고 있는 페이지 버퍼(PB0 내지 PB3)에 제 2 데이터("1")가 재입력되어 데이터 입력 동작시 오동작이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 페이지 버퍼의 데이터 입력 동작이 실행될 때마다 Y 디코더부에 포함되는 내부 데이터 라인들을 미리 충분히 프리차지시켜 초기화하는 프리차지 회로를 포함함으로써, 이전의 데이터 입력 동작시 내부 데이터 라인들에 로딩된 데이터가 잔류하는 것을 방지하여 입력 동작의 에러를 감소시킬 수 있는 플래시 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 페이지 버퍼의 데이터 입력 동작이 실행될 때마다 Y 디코더부에 포함되는 내부 데이터 라인들을 미리 충분히 프리차지시켜 초기화하는 프리차지 회로를 포함함으로써, 이전의 데이터 입력 동작시 내부 데이터 라인들에 로딩된 데이터가 잔류하는 것을 방지하여 데이터 입력 동작의 에러를 감소시킬 수 있는 플래시 메모리 소자를 이용한 데이터 입력 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자는 메모리 셀 어레이, 페이지 버퍼, Y-디코더, 및 프리차지부를 포함한다. 메모리 셀 어레이는 다수의 비트라인 쌍에 연결된 다수의 메모리 셀을 포함한다. 페이지 버퍼는 다수의 비트라인 쌍에 각각 연결되며, 독출 동작시 다수의 메모리 셀 중 선택된 메모리 셀로부터 데이터들을 센싱하여 다수의 입출력 데이터 라인들로 출력하고, 데이터 입력 동작시 다수의 입출력 데이터 라인들로부터 입력 데이터들을 전송받아 다수의 메모리 셀 중 선택된 메모리 셀로 입력 데이터들을 출력한다. Y-디코더는 다수의 Y-디코더 구동 신호들에 응답하여 다수의 내부 데이터 라인들 중 하나를 이용하여 다수의 입출력 데이터 라인들 중 하나와 다수의 데이터 라인들 중 하나를 연결하여 다수의 페이지 버퍼 중 적어도 하나의 데이터 입력 패스를 형성한다. 프리차지부는 제 1 및 제 2 프리차지 신호에 응답하여 다수의 내부 데이터 라인들을 각각 프리차지 한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 데이터 입력 방법은 제 1, 2 프리차지 신호에 응답하여 다수의 제 1 내부 데이터 라인들과 다수의 제 2 내부 데이터 라인들을 프리차지하는 단계와, 제 1 내지 제 3 디코더 구동 신호들에 응답하여, 다수의 입출력 데이터 라인들 중 하나, 다수의 제 1 내부 데이터 라인들 중 하나, 다수의 제 2 내부 데이터 라인들 중 하나, 및 다수의 데이터 라인들 중 하나로 이루어지는 데이터 패스를 형성하는 단계, 및 데이터 입력 신호에 응답하여 데이터 패스를 통해 다수의 입출력 데이터 라인들 중 하나에 연결된 페이지 버퍼에 데이터를 입력하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 플래시 메모리 소자를 설명하기 위한 블럭도이다.
도 3을 참조하면, 플래시 메모리 소자는 메모리 셀 어레이(110)와, 다수의 페이지 버퍼(PB0 내지 PBn)와, Y-디코더부(120), 및 프리차지부(130)를 포함한다.
메모리 셀 어레이(110)는 다수의 비트라인 쌍들(BLe<0>, BLo<0> 내지 BLe<n>, BLo<n>)에 연결된 다수의 메모리 셀들(미도시)을 포함한다.
다수의 페이지 버퍼(PB0 내지 PBn)는 다수의 비트라인 쌍들(BLe<0>, BLo<0> 내지 BLe<n>, BLo<n>)에 각각 연결된다. 다수의 페이지 버퍼(PB0 내지 PBn) 각각은 프로그램 데이터를 다수의 비트라인 쌍(BLe<0>과 BLo<0> 내지 BLe<n>과 BLo<n>)에 연결된 메모리 셀에 전송하거나, 메모리 셀에 저장된 데이터를 독출하여 그 독출 데이터를 입출력 데이터 라인(YA<0> 내지 YA<n>)으로 출력한다.
Y-디코더부(120)는 입출력 데이터 라인(YA<0> 내지 YA<n>)를 통하여 다수의 페이지 버퍼(PB0 내지 PBn)에 연결된다. Y-디코더부(120)는 다수의 Y-디코더 구동 신호(YA_DRV<0:h>, YB_DRV<0:i>, YC_DRV<0:j>;h, i, j는 정수)에 응답하여 다수의 페이지 버퍼(PB0 내지 PBn) 중 선택된 페이지 버퍼(PB0 내지 PBn 중 적어도 어느 하나)에 데이터 입력 패스를 형성하여 입력 데이터를 전송한다.
프리차지부(130)는 프리차지 신호(YB_PCG, YC_PCG)에 응답하여 Y-디코더부(120)에 프리차지 전압을 인가함으로써, 데이터 입력 동작시 Y-디코더부(120)를 초기화시킨다.
도 4는 도 3의 Y-디코더부(120)와 프리차지부(130)를 설명하기 위한 블럭도이다.
Y-디코더부(120)는 제1 디코더(121), 제2 디코더(122), 제3 디코더(123)를 포함한다. 제1 디코더(121)는 제1 디코더 구동 신호(YA_DRV<0:h>)에 응답하여 다수의 제 1 내부 데이터 라인(YB<0:m>; m은 정수) 각각을 다수의 입출력 데이터 라인(YA<0:n>; n은 정수)과 선택적으로 연결한다. 제2 디코더(122)는 제 2 디코더 구동 신호(YB_DRV<0:i>)에 응답하여 다수의 제 2 내부 데이터 라인(YC<0:l>; l은 정수) 각각을 다수의 제 1 내부 데이터 라인(YB<0:m>)과 선택적으로 연결한다. 제 3 디코더(123)는 제 3 디코더 구동 신호(YC_DRV<0:j>)에 응답하여 데이터 라인(DL<0:k>; k는 정수) 각각을 다수의 제 2 내부 데이터 라인(YC<0:l>)과 선택적으로 연결한다. 데이터 라인(DL<0:k>)에는 디스 차지 신호(DISCH0 내지 DISCHk)에 응답하여 턴온되어 접지 전압과 연결하는 NMOS 트랜지스터(NM0 내지 NMk)가 각각 연결되어 있다.
프리차지부(130)는 제1 프리차지부(131)와 제2 프리차지부(132)를 포함한다. 제1 프리차지부(131)는 제 1 프리차지 신호(YB_PCG)에 응답하여 다수의 제 1 내부 데이터 라인(YB<0:m>)을 프리차지한다. 제2 프리차지부(132)는 제 2 프리차지 신호(YC_PCG)에 응답하여 다수의 제 2 내부 데이터 라인(YC<0:l>)을 프리차지한다.
도 5는 도 4의 제1 디코더(121)를 설명하기 위한 상세 회로도이다.
제1 디코더(121)는 다수의 선택부(121A 내지 121M)를 포함한다. 다수의 선택부(121A 내지 121M)는 다수의 제 1 내부 데이터 라인(YB<0:m>)에 각각 연결된다. 다수의 선택부(121A 내지 121M)의 구성 및 동작은 서로 유사하므로, 하나의 제 1 내부 데이터 라인(YB<0>)에 연결된 선택부(121A)를 예를 들어 설명하면 다음과 같다.
선택부(121A)는 다수의 스위치(FW0 내지 FWh)를 포함한다. 다수의 스위치는 NMOS 트랜지스터로 구현될 수 있다. 이하, 다수의 스위치(FW0 내지 FWh) 각각은 NMOS 트랜지스터로써 참조된다. 다수의 NMOS 트랜지스터(FW0 내지 FWh)들은 제 1 내부 데이터 라인(YB<0>)과 입출력 데이터 라인(YA<0> 내지 YA<h>) 사이에 각각 연결되고, 제 1 구동 신호(YA_DRV<0> 내지 YA_DRV<h>)에 각각 응답하여 턴온 또는 턴오프된다. 예를 들어 NMOS 트랜지스터(FW0)는 제 1 구동 신호(YA_DRV<0>)에 응답하여 턴온되어 입출력 데이터 라인(YA<0>)와 제 1 내부 데이터 라인(YB<0>)을 연결한다.
상술한 바와 같이 하나의 제 1 내부 데이터 라인(YB<0>)에 하나의 선택부(121A)가 연결되어 제 1 내부 데이터 라인(YB<0>)을 다수의 입출력 데이터 라인(YA<0:h>)중 적어도 하나에 선택적으로 연결한다.
도 6은 도 4의 제2 디코더(122)와 제1 프리차지부(131)를 설명하기 위한 상세 회로도이다.
제2 디코더(122)는 다수의 선택부(122A 내지 122L)를 포함하고, 제 1 프리차지부(131)는 다수의 프리차지회로(131A 내지 132L)를 포함한다. 다수의 선택부 (122A 내지 122L) 및 다수의 프리차지회로(131A 내지 132L) 각각은 다수의 제 2 내부 데이터 라인(YC<0:l>)에 하나씩 연결된다. 다수의 선택부(122A 내지 122L) 및 다수의 프리차지회로(131A 내지 131L)의 구성 및 동작은 서로 유사하므로, 하나의 제 2 내부 데이터 라인(YC<0>)에 연결된 선택부(122A)와 프리차지회로(131A)를 예를 들어 설명하면 다음과 같다.
선택부(122A)는 다수의 스위치(SW0 내지 SWi)를 포함한다. 다수의 스위치(W0 내지 SWi)는 NMOS 트랜지스터로 구현될 수 있다. 이하, 다수의 스위치(SW0 내지 SWi) 각각은 NMOS 트랜지스터로써 참조된다. 다수의 NMOS 트랜지스터(SW0 내지 SWi)들은 제 2 내부 데이터 라인(YC<0>)과 제 1 내부 데이터 라인(YB<0> 내지 YB<i>) 사이에 각각 연결되고, 제 2 구동 신호(YB_DRV<0> 내지 YB_DRV<i>)에 각각 응답하여 턴온 또는 턴오프된다. 예를 들어, NMOS 트랜지스터(SW0)는 제 2 구동 신호(YB_DRV<0>)에 응답하여 턴온되어 제 1 내부 데이터 라인(YB<0>)과 제 2 내부 데이터 라인(YC<0>)을 연결한다.
상술한 바와 같이 하나의 제 2 내부 데이터 라인(YC<0>)에 하나의 선택부(122A)가 연결되어 제 2 내부 데이터 라인(YC<0>)을 다수의 제 1 내부 데이터 라인(YB<0:i>) 중 적어도 하나에 선택적으로 연결한다.
프리차지회로(131A)는 다수의 제 1 내부 데이터 라인(YB<0:i>)에 각각 연결된 다수의 스위치(FN0 내지 FNi)를 포함한다. 다수의 스위치(FN0 내지 FNi) 각각은 NMOS 트랜지스터로 구현될 수 있다. 이하, 다수의 스위치(FN0 내지 FNi) 각각은 NMOS 트랜지스터로써 참조된다. 다수의 NMOS 트랜지스터(FN0 내지 FNi)는 다수의 제 1 내부 데이터 라인(YB<0> 내지 YB<i>)과 전원 전압(VCC) 사이에 각각 연결되고, 제 1 프리차지 신호(YB_PCG)에 응답하여 턴온 또는 턴오프된다. 예를 들어, NMOS 트랜지스터(FN0)는 제 1 프리차지 신호(YB_PCG)에 응답하여 턴온되어 제 1 내부 데이터 라인(YB<0>)을 전원 전압(VCC) 레벨로 프리차지한다.
도 7은 도 4의 제3 디코더(123)와 제 2 프리차지부(132)를 설명하기 위한 상세 회로도이다.
제3 디코더(123)는 다수의 선택부(123A 내지 123K)를 포함하고, 제 2 프리차지부(132)는 다수의 프리차지회로(132A 내지 132K)를 포함한다. 다수의 선택부(123A 내지 123K)와 다수의 프리차지회로(132A 내지 132K) 각각은 데이터 라인(DL<0:k>) 각각에 하나씩 연결된다. 다수의 선택부(123A 내지 123K) 및 다수의 프리차지회로(132A 내지 132K)의 구성 및 동작은 서로 유사하므로, 하나의 데이터 라인(DL<0>)에 연결된 선택부(123A)와 프리차지회로(132A)를 예를 들어 설명하면 다음과 같다.
선택부(123A)는 다수의 스위치(TW0 내지 TWj)를 포함한다. 다수의 스위치(TW0 내지 TWj) 각각은 NMOS 트랜지스터로 구현될 수 있다. 이하, 다수의 스위치(TW0 내지 TWj) 각각은 NMOS 트랜지스터로써 참조된다. 다수의 NMOS 트랜지스터(TW0 내지 TWj)는 데이터 라인(DL<0>)과 다수의 제 2 내부 데이터 라인(YC<0> 내지 YC<j>) 사이에 각각 연결되고, 제 3 구동 신호(YC_DRV<0> 내지 YC_DRV<j>)에 각각 응답하여 턴온 또는 턴오프 된다. 예를 들어, NMOS 트랜지스터(TW0)는 제 3 구동 신호(YC_DRV<0>)에 응답하여 턴온되어 제 2 내부 데이터 라인(YC<0>)과 데이터 라 인(DL<0>)을 연결한다.
상술한 바와 같이 하나의 데이터 라인(DL<0>)에 하나의 선택부(123A)가 연결되어 데이터 라인(DL<0>)을 다수의 YC 데이터 라인(YC<0:j>)중 적어도 하나에 선택적으로 연결한다.
프리차지회로(132A)는 다수의 제 2 내부 데이터 라인(YC<0:j>)에 각각 연결된 다수의 스위치(SN0 내지 SNj)를 포함한다. 다수의 스위치(SN0 내지 SNj) 각각은 NMOS 트랜지스터로 구현될 수 있다. 이하, 다수의 스위치(SN0 내지 SNj) 각각은 NMOS 트랜지스터로써 참조된다. 다수의 NMOS 트랜지스터(SN0 내지 SNj)는 다수의 제 2 내부 데이터 라인(YC<0> 내지 YC<j>)과 전원 전압(VCC) 사이에 각각 연결되고, 제 2 프리차지 신호(YC_PCG)에 응답하여 턴온 또는 턴오프된다. 예를 들어, NMOS 트랜지스터(SN0)는 제 2 프리차지 신호(YC_PCG)에 응답하여 턴온되어 제 2 내부 데이터 라인(YC<0>)을 전원 전압(VCC) 레벨로 프리차지한다.
도 3 내지 도 8을 참조하여 본 발명에 따른 플래시 메모리 소자의 데이터 입력 동작 방법을 설명하면 다음과 같다.
도 8은 도 4에 도시된 플래시 메모리 소자를 이용한 데이터 입력 동작과 관련된 신호들의 타이밍도이다.
본 실시예에서는 페이지 버퍼(PB<0> 내지 PB<3>)에 제1 데이터("0" 데이터)를 입력하고, 페이지 버퍼(PB<k> 내지 PB<k+3>; k는 3보다 크고 n 보다 작은 정수)에 제2 데이터("1" 데이터)를 입력하는 데이터 입력 동작을 예를 들어 설명하도록 한다. 또한 하나의 데이터 라인(DL0)을 예를 들어 설명하도록 한다.
먼저, 일정시간 동안 하이 레벨의 제 1 프리차지 신호(YB_PCG)에 응답하여 다수의 NMOS 트랜지스터(FN0 내지 FNi)가 턴온된다. 따라서, 제1 내부 데이터 라인(YB<0:m>)이 전원 전압(VCC) 레벨로 프리차지된다. 또한, 일정시간 동안 하이 레벨의 제 2 프리차지 신호(YC_PCG)에 응답하여 다수의 NMOS 트랜지스터(SN0 내지 SNj)가 턴온된다. 따라서, 제 2 내부 데이터 라인(YC<0:j>)이 전원 전압(VCC) 레벨로 프리차지된다. 이때, 제 1, 제 2, 및 제 3 구동 신호(YA_DRV<0:h>, YB_DRV<0:i>, YC_DRV<0:j>)는 모두 디스에이블 상태이므로 입출력 데이터 라인(YA<0:h>), 제1 내부 데이터 라인(YB<0:i>), 제 2 내부 데이터 라인(YC<0:j>), 및 데이터 라인(DL0)들은 서로 분리된 상태이다.
그 후, 페이지 버퍼(예를 들어, PB<0> 내지 PB<3>)에 제1 데이터를 입력하기 위한 데이터 입력 패스 형성과정이 이루어진다.
NMOS 트랜지스터(NM0)가 하이 레벨의 디스차지 신호(DISCH0)에 응답하여 턴온되어 데이터 라인(DL0)과 접지 전압을 연결한다.
Y-디코더부(120)에 Y-디코더 구동 신호들(YA_DRV<0:h>, YB_DRV<0:i>, YC_DRV<0:j>)이 선택적으로 인가된다. 이를 좀더 상세히 설명하면, NMOS 트랜지스터(TW0)는 하이 레벨의 제 3 디코더 구동 신호(YC_DRV<0>)에 응답하여 턴온되어 데이터 라인(DL<0>)과 제 2 내부 데이터 라인(YC<0>)을 연결한다. 나머지 제 3 디코더 구동 신호들(YC_DRV<1> 내지 YC_DRV<j>)은 디스에이블 상태(로우 레벨)를 유지한다. 따라서, 데이터 라인(DL<0>)과 제 2 내부 데이터 라인(YC<1> 내지 YC<j>)는 분리된 상태를 유지한다. NMOS 트랜지스터(SW0)는 하이 레벨의 제 2 디코더 구동 신호(YB_DRV<0>에 응답하여 턴온되어 제 2 내부 데이터 라인(YC<0>)과 제 1 내부 데이터 라인(YB<0>)을 연결한다. 나머지 제 2 디코더 구동 신호들(YB_DRV<1> 내지 YB_DRV<i>)은 디스에이블 상태(로우 레벨)를 유지한다. 따라서, 제 2 내부 데이터 라인(YC<0>과 제 1 내부 데이터 라인(YB<1> 내지 YB<i>는 분리된 상태를 유지한다.
데이터 라인(DL<0>)은 접지 전압과 연결된 상태이므로, 데이터 라인(DL0)에 연결된 제 2 내부 데이터 라인(YC<0>), 제 1 내부 데이터 라인(YB<0>)이 로우 레벨로 디스차지된다. 이때, 상기 데이터 라인(DL0)으로부터 분리된 나머지 제 2 내부 데이터 라인(YC<1> 내지 YC<j>), 제 1 내부 데이터 라인(YB<1> 내지 YC<i>)들은 프리차지 된 상태, 즉 하이 레벨로 유지된다. 그 후, 데이터 입력 신호(nDI)가 주기적으로 인에이블 될 때마다 제 1 구동 신호(YA_DRV<0> 내지 YA_DRV<3>)가 하나씩 순차적으로 인에이블 된다. 그 결과, 페이지 버퍼(PB0 내지 PB3)에 제 1 데이터("0")가 순차적으로 입력된다.
다음으로, 상술한 프리차지 동작이 재실행된 후, 다른 페이지 버퍼(예를 들어, PB<k> 내지PB<k+3>)에 제2 데이터를 입력하기 위한 데이터 입력 패스 형성과정이 이루어 진다.
Y-디코더부(120)에 Y-디코더 구동 신호들(YA_DRV<0:h>, YB_DRV<0:i>, YC_DRV<0:j>)이 선택적으로 인가된다. NMOS 트랜지스터(TWj)는 하이 레벨의 제 3 디코더 구동 신호(YC_DRV<j>)에 응답하여 턴온되어 데이터 라인(DL<0>)과 제 2 내부 데이터 라인(YC<j>)을 연결한다. 나머지 제 3 디코더 구동 신호들(YC_DRV<0> 내지 YC_DRV<j-1>)은 디스에이블 상태(로우 레벨)를 유지한다. 따라서, 데이터 라인 (DL<0>)과 제 2 내부 데이터 라인(YC<0> 내지 YC<j-1>)는 분리된다. NMOS 트랜지스터(SW0)는 제 2 디코더 구동 신호(YB_DRV<0>)에 응답하여 턴온되어 제 2 내부 데이터 라인(YC<j>)과 제 1 내부 데이터 라인(YB<0>)을 연결한다. 나머지 제 2 디코더 구동 신호들(YB_DRV<1> 내지 YB_DRV<i>)은 디스에이블 상태를 유지한다. 따라서, 제 2 내부 데이터 라인(YC<j>)과 제 1 내부 데이터 라인(YB<1> 내지 YB<i>)는 분리된다. 이때, 상기 데이터 라인(DL0)으로부터 분리된 나머지 제 2 내부 데이터 라인(YC<1> 내지 YC<j>), 제 1 내부 데이터 라인(YB<1> 내지 YC<i>)들은 프리차지 된 상태, 즉 하이 레벨로 유지된다. 그 후, 데이터 입력 신호(DI)가 주기적으로 인에이블 될 때마다 제 1 구동 신호(YA_DRV<0> 내지 YA_DRV<3>)가 하나씩 순차적으로 인에이블 된다. 그 결과, 페이지 버퍼(PBk 내지 PBk+3)에 제 2 데이터("1")가 순차적으로 입력된다.
상술한 제 1 데이터 입력 동작과 제 2 데이터 입력 동작을 반복하여 다수개의 페이지 버퍼(PB1 내지 PBn)에 제 1 데이터 또는 제 2 데이터를 입력한다.
본 발명에 따르면, 제 2 데이터를 입력하기 위한 Y-디코더부(120)에 의한 데이터 입력 패스 형성 전에 제 1 프리차지부(131)와 제 2 프리차지부(132)에 의해 모든 제 1 내부 데이터 라인(YB<0:i>)과 제 2 내부 데이터 라인(<0:j>)은 하이 레벨로 프리차지된다. 이로 인하여 제 1 데이터 입력 동작 형성된 데이터 입력 패스가 제 2 데이터 입력 동작 전에 하이 레벨로 프리차지되어 제 1 내부 데이터 라인(YB<0:i>)과 제 2 내부 데이터 라인(<0:j>)은 초기 상태로 돌아간다. 따라서, 후속 데이터 입력 패스 형성시 이전의 데이터 입력 동작에 의해 데이터 라인에 입력 데 이터가 잔류하는 것을 방지하여, 데이터가 이미 입력된 페이지 버퍼들에 후속 데이터 입력 과정에서 잘못된 데이터가 입력되는 현상을 감소시킨다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 페이지 버퍼의 데이터 입력 동작이 실행될 때마다 Y 디코더부에 포함되는 내부 데이터 라인들을 미리 충분히 프리차지시켜 초기화하는 프리차지회로를 포함함으로써, 이전의 데이터 입력 동작시 내부 데이터 라인들에 로딩된 데이터가 잔류하는 것을 방지하여 입력 동작의 에러를 감소시킬 수 있다.

Claims (13)

  1. 다수의 비트라인 쌍에 연결된 다수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 다수의 비트라인 쌍에 각각 연결되며, 독출 동작시 상기 다수의 메모리 셀 중 선택된 메모리 셀로부터 데이터들을 센싱하여 다수의 입출력 데이터 라인들로 출력하고, 데이터 입력 동작시 상기 다수의 입출력 데이터 라인들로부터 입력 데이터들을 전송받아 상기 다수의 메모리 셀 중 선택된 메모리 셀로 상기 입력 데이터들을 출력하는 다수의 페이지 버퍼;
    다수의 Y-디코더 구동 신호에 응답하여 다수의 내부 데이터 라인들 중 하나를 이용하여 상기 다수의 입출력 데이터 라인들 중 하나와 다수의 데이터 라인 중 하나를 연결하여 상기 다수의 페이지 버퍼 중 적어도 하나의 데이터 입력 패스를 형성하는 Y-디코더부; 및
    제 1 및 제 2 프리차지 신호에 응답하여 상기 다수의 내부 데이터 라인들을 각각 프리차지하여 초기화시키는 프리차지부를 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서, 상기 다수의 내부 데이터 라인들은 다수의 제 1 내부 데이터 라인들과 다수의 제 2 내부 데이터 라인들을 포함하고,
    상기 Y-디코더부는 상기 다수의 제 1 내부 데이터 라인들과 상기 다수의 입 출력 데이터 라인들 사이에 연결되고, 제 1 구동 신호들에 응답하여 상기 다수의 제 1 내부 데이터 라인들을 상기 다수의 입출력 데이터 라인들 중 일부에 각각 선택적으로 연결하는 제 1 디코더;
    상기 다수의 제 2 내부 데이터 라인들과 상기 다수의 제 1 내부 데이터 라인들 사이에 연결되고, 제 2 구동 신호들에 응답하여 상기 다수의 제 2 내부 데이터 라인들을 상기 다수의 제 1 내부 데이터 라인들 중 일부에 각각 선택적으로 연결하는 제 2 디코더; 및
    상기 다수의 데이터 라인들과 상기 다수의 제 2 내부 데이터 라인들 사이에 연결되고, 제 3 구동 신호들에 응답하여 상기 다수의 데이터 라인들 중 일부 또는 전체를 상기 다수의 제 2 내부 데이터 라인들 중 일부에 각각 선택적으로 연결하는 제 3 디코더를 포함하는 플래시 메모리 소자.
  3. 제 2 항에 있어서, 상기 프리차지부는
    상기 제 1 프리차지 신호에 응답하여 상기 다수의 제 1 내부 데이터 라인들을 전원 전압 레벨로 프리차지하는 제 1 프리차지부; 및
    상기 제 2 프리차지 신호에 응답하여 상기 다수의 제 2 내부 데이터 라인들을 상기 전원 전압 레벨로 프리차지하는 제 2 프리차지부를 포함하는 플래시 메모리 소자.
  4. 제 2 항에 있어서,
    상기 제 1 디코더는 상기 다수의 제 1 내부 데이터 라인들과 상기 다수의 입출력 데이터 라인들 사이에 각각 연결되고, 상기 제 1 구동 신호들에 각각 응답하여 상기 다수의 제 1 내부 데이터 라인들 중 하나와 상기 다수의 입출력 데이터 라인 중 일부를 선택적으로 연결하는 다수의 선택부를 포함하는 플래시 메모리 소자.
  5. 제 2 항에 있어서,
    상기 제 2 디코더는 상기 다수의 제 2 내부 데이터 라인들과 상기 다수의 제 1 내부 데이터 라인들 사이에 각각 연결되고, 상기 제 2 디코더 구동 신호들에 각각 응답하여 상기 다수의 제 2 내부 데이터 라인들 중 하나와 상기 다수의 제 1 내부 데이터 라인들 중 일부를 선택적으로 연결하는 다수의 선택부를 포함하는 플래시 메모리 소자.
  6. 제 2 항에 있어서,
    상기 제 3 디코더는 상기 데이터 라인들과 상기 다수의 제 2 내부 데이터 라인들 사이에 각각 연결되고, 상기 제 3 디코더 구동 신호들에 각각 응답하여 상기 다수의 데이터 라인들 중 하나와 상기 다수의 제 2 내부 데이터 라인들 중 일부를 선택적으로 연결하는 다수의 선택부를 포함하는 플래시 메모리 소자.
  7. 제 4 항에 있어서,
    상기 다수의 선택부 각각은 상기 제 1 디코더 구동 신호들에 각각 응답하여 상기 다수의 제 1 내부 데이터 라인들 중 하나와 상기 다수의 입출력 데이터 라인들 중 일부를 선택적으로 연결하는 다수의 스위치를 포함하는 플래시 메모리 소자.
  8. 제 5 항에 있어서,
    상기 다수의 선택부 각각은 상기 제 2 디코더 구동 신호들에 각각 응답하여 상기 다수의 제 2 내부 데이터 라인들 중 하나와 상기 다수의 제 1 내부 데이터 라인들 중 일부를 선택적으로 연결하는 다수의 스위치를 포함하는 플래시 메모리 소자.
  9. 제 6 항에 있어서,
    상기 다수의 선택부 각각은 상기 제 3 디코더 구동 신호들에 각각 응답하여 상기 다수의 데이터 라인들 중 하나와 상기 다수의 제 2 내부 데이터 라인들 중 일부를 선택적으로 연결하는 다수의 스위치를 포함하는 플래시 메모리 소자.
  10. 제 3 항에 있어서,
    상기 제 1 프리차지부는 상기 전원 전압과 상기 다수의 제 1 내부 데이터 라인들 사이에 각각 연결되고, 상기 제 1 프리차지 신호에 응답하여 상기 다수의 제 1 내부 데이터 라인들에 상기 전원 전압을 공급하는 다수의 스위치들을 포함하는 플래시 메모리 소자.
  11. 제 3 항에 있어서,
    상기 제 2 프리차지부는 상기 전원 전압과 상기 다수의 제 2 내부 데이터 라인들 사이에 각각 연결되고, 상기 제 2 프리차지 신호에 응답하여 상기 다수의 제 2 내부 데이터 라인들에 상기 전원 전압을 공급하는 다수의 스위치들을 포함하는 플래시 메모리 소자.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 다수의 스위치들 각각은 MOS 트랜지스터를 포함하는 플래시 메모리 소자.
  13. 제 1, 2 프리차지 신호에 응답하여 다수의 제 1 내부 데이터 라인들과 다수의 제 2 내부 데이터 라인들을 프리차지하는 단계;
    제 1 내지 제 3 디코더 구동 신호들에 응답하여, 다수의 입출력 데이터 라인들 중 하나, 상기 다수의 제 1 내부 데이터 라인들 중 하나, 상기 다수의 제 2 내부 데이터 라인들 중 하나, 및 다수의 데이터 라인들 중 하나로 이루어지는 데이터 패스를 형성하는 단계; 및
    데이터 입력 신호에 응답하여 상기 데이터 패스를 통해 상기 다수의 입출력 데이터 라인들 중 하나에 연결된 페이지 버퍼에 데이터를 입력하는 단계를 포함하는 플래시 메모리 장치의 데이터 입력 방법.
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