KR20000076803A - 안정 셀 비를 갖는 고속 ｓｒａｍ - Google Patents

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Abstract

SRAM은, 오프 상태의 전달 트랜지스터(11, 12)를 통해 디지트 라인(15, 16)으로부터 공급된 오프 누설 전류를 이용하여 데이타 보유 모드에서 각각 동작하는 4-트랜지스터 메모리 셀(22)을 포함한다. 메모리 셀(22)의 셀 비는, 셀 비의 불일정성(un-uniformity)에 대응하는 불일정성을 갖는 기준 전압(VR)에 의해 결정됨으로써, 안정한 데이타 보유 동작과 디지트 라인(15, 16)의 고속 이퀄라이제이션을 제공한다.

Description

안정 셀 비를 갖는 고속 ＳＲＡＭ{HIGH-SPEED SRAM HAVING A STABLE CELL RATIO}
본 발명은 안정 셀 비(stable cell ratio)를 갖는 고속 SRAM(static random access memory)에 관한 것으로, 특히 4-트랜지스터 메모리 셀을 갖는 SRAM의 동작 속도 및 데이타 보유 특성의 향상에 관한 것이다.
고속 동작이 요구되는 분야에서는 SRAM을 사용하고 있다. CMOS 구조의 4-트랜지스터 메모리 셀을 갖는 SRAM은, 종래의 SRAM에 비해, 고집적화 및 보다 안정한 동작 능력으로 인해 점점 더 많이 사용되고 있다.
특개평 6-104405호 공보에는, 도 1에 도시된 바와 같은 CMOS 구조의 4-트랜지스터 메모리 셀을 갖는 SRAM이 기술되어 있다. 메모리 셀은 한 쌍의 전달 pMOS 트랜지스터(11 및 12) 및 한 쌍의 구동 nMOS 트랜지스터(13 및 14)를 포함한다. 내부 접점 P1이 전달 pMOS 트랜지스터(11)를 통해 디지트 라인(15), 구동 nMOS 트랜지스터(13)를 통해 접지 라인에 접속되고, 구동 nMOS 트랜지스터(14)의 게이트에 직접 접속된다. 다른 내부 접점 P2가 구동 pMOS 트랜지스터(12)를 통해 다른 디지트 라인(16), 구동 nMOS 트랜지스터(14)를 통해 접지 라인에 접속되고, 구동 nMOS 트랜지스터(13)의 게이트에 직접 접속된다. pMOS 트랜지스터(11 및 12)의 게이트가 워드 라인(17)에 접속된다.
기록 동작시에는, 워드 라인(17)의 전위가 로우 레벨로 되어 전달 pMOS 트랜지스터(11 및 12)가 턴 온되고, 디지트 라인(15)과 디지트 라인(16)과의 전위차에 의해, 구동 MOSFET(13 및 14)중 하나는 턴 온되고 다른 하나는 턴 오프된다.
독출 동작시에는, 워드 라인(17)의 전위가 또 로우 레벨로 디지트 라인(15)과 디지트 라인(16) 간에 전위차를 야기시키고 내부 접점 P1 및 P2의 전위에 의해 구동 nMOS 트랜지스터(13 및 14)의 상태가 온 오프된다.
데이타 보유 동작시에는, 워드 라인(17)이 하이 레벨로 유지되어 전달 pMOS 트랜지스터(11 및 12)가 턴 오프되고, 디지트 라인(15 및 16)에 VCC 전위가 인가되어, 구동 nMOS 트랜지스터(13 및 14)중 하나가 부 임계 누설 전류를 흘리는 대응 구동 nMOS 트랜지스터(13 또는 14)의 네거티브 저항에 의해 턴 온된다.
상술한 바와 같은 종래의 SRAM에서는, 전달 트랜지스터(11 및 12)의 pMOS 구조에 의해, 내부 접점 P1 및 P2중 하나가, 기록 동작 이후에 트랜지스터의 임계 전압에 의한 전압 강하없이 실질적으로 VCC 전위 레벨을 취하게 된다. 이렇게 하여 메모리 셀이 저 전압 전원에서 동작할 수 있게 된다. 또한, 데이타 보유 모드에서 네거티브 저항 소자로서 작용을 하는 전달 pMOS 트랜지스터를 구동 nMOS 트랜지스터 상에 TFT로서 제조할 수 있기 때문에, 회로 패턴의 면적을 작게할 수 있다.
그러나, 종래의 SRAM은 다음과 같은 문제가 있다. 첫째로, 제조 공정에서의 공정 조건에 따르는 MOSFET의 저항 특성의 불일정성으로 인해 셀 비에 대해 적당한 값을 선택하기가 어렵다. 여기서 사용한 "셀 비(cell ratio)"라는 용어는 전달 pMOS 트랜지스터의 오프 저항 대 구동 nMOS 트랜지스터의 오프 저항의 비를 의미한다. 셀 비는 구동 nMOS 트랜지스터가 데이타 보유 모드에서 메모리를 보유할 수 있게하는 전달 pMOS 트랜지스터의 오프 누설 전류를 결정하고, 또한 독출 모드에서 구동 pMOS 트랜지스터의 소스-드레인 전압 강하가 0.3V이하가 되도록, 구동 pMOS 트랜지스터의 온 전류를 결정한다.
둘 째로, 전달 pMOS 트랜지스터를 통해 디지트 라인(15 또는 16)에 의해 내부 접점 P1 또는 P2가 VCC 레벨에서 접지 레벨로 되는 기록 동작시에는, 전달 pMOS 트랜지스터가 게이트 전압에 대해 1V 부근, 또는 임계 전압 주변의 높은 온 저항을 갖는다. 온 저항이 높아질수록 기록 동작시에 SRAM의 동작 속도가 저하된다.
셋째로, 디지트 라인의 전위를 VCC 레벨까지 상승시킴으로써 다음 독출 사이클의 개시를 준비하기 위해 디지트 라인한 기록 동작의 종료 후에 회복 시간이 길다. 이 상황에서, pMOSFET이 nMOSFET에 비해 더 낮은 전류 구동력을 갖기 때문에, 회복 시간을 줄이기 위해서는, pMOSFET의 크기가 커져야 한다. 그러나, nMOSFET에 비해 pMOSFET의 크기가 크면, 즉, pMOSFET에 비해 nMOSFET의 크기가 작으면, 메모리 셀을 위한 점유 면적이 작아져서, 디지트 라인들 간의 거리가 짧아짐으로써, 디지트 라인들 간의 정전 용량이 상승되고 SRAM의 고속 동작을 방해하게 된다.
상기한 관점에 비추어, 본 발명의 목적은 SRAM 제조 공정의 공정 상태로 인한 셀 비의 변화 또는 불일정성을 보상함으로써 안정한 셀 비를 갖고 고속으로 동작하는 SRAM을 제공하는 것이다.
본 발명은, 매트릭스 형태로 배열되어 있고, 한 쌍의 내부 접점(P1, P2)에 셀 데이타를 저장하기 위해 동작 가능하게 접속된 한 쌍의 전달 트랜지스터(11, 12)와 한 쌍의 구동 트랜지스터(13, 14)를 각각 포함하는 복수의 메모리 셀(22), 상기 메모리 셀(22)의 각 행에 배치되어 각 행의 상기 메모리 셀(22)의 상기 전달 트랜지스터(11, 12)의 게이트를 구동하는 워드 라인(17), 상기 메모리 셀(22)의 각 열에 배치되어 각 열의 상기 메모리 셀(22)의 상기 전달 트랜지스터(11, 12)를 통해 데이타를 전달하는 한 쌍의 디지트 라인(15, 16), 각 워드 라인(17)에 배치되어 각 워드 라인(17)을 활성화하는 워드 라인 구동기(21), 상기 디지트 라인(15, 16)을 프리차지하기 위해 제1 소스 라인(VCC)에 접속하는 프리차지부(31, 32, 33), 상기 메모리 셀(22)의 각 열에 배치되어, 상기 디지트 라인(15, 16)을 통해, 각 열의 상기 메모리 셀(22)로 데이타를 저장하거나 독출하는 기록 증폭기(25)와 센스 증폭기(26), 및 각 메모리 셀(22)의 셀 비를 결정하는 기준 전압(VR)을 발생시키는 기준 전압 발생기(23)를 포함하며, 상기 기준 전압(VR)은 하이 레벨 또는 로우 레벨을 나타내는 상기 내부 접점(P1, P2)중 한 접점의 전위의 불일정성(un-uniformity)에 대응하는 불일정성을 갖고, 상기 구동 nMOS 트랜지스터(13, 14)중 하나에는 오프 상태에서 상기 전달 트랜지스터(11, 12)중 대응하는 트랜지스터를 통해 디지트 라인(15, 16)중 대응하는 디지트 라인으로부터 공급된 오프 누설 전류가 흘러 셀 데이타를 저장하는 SRAM을 제공하는 것이다.
본 발명의 SRAM에 따르면, 셀 비를 결정하는 기준 전압의 불일정성을 이용함으로써 공정 상태로 인한 셀 비의 불일정성에 기인한 불안정한 보유 동작을 없애는 기준 전압에 의해 안정하고 최적의 셀 비를 얻을 수 있다.
본 발명의 상기한 목적 및 다른 목적, 특징 및 장점들은 첨부된 도면을 참조하여, 다음의 설명으로부터 명백해질 것이다.
도 1은 4-트랜지스터 메모리 셀을 갖는 전형적인 SRAM의 메모리 셀의 회로도.
도 2는 본 발명의 제1 실시예에 따른 SRAM의 주요부의 회로도.
도 3은 도 2에 도시된 기준 전압원의 회로도.
도 4는 도 2에 도시된 기록 증폭기의 회로도.
도 5는 종래의 SRAM과 실시예를 비교하기 위한 신호 타이밍 챠트.
도 6은 본 발명의 제2 실시예에 따른 SRAM의 주요부의 회로도.
도 7은 본 발명의 제3 실시예에 따른 SRAM의 주요부의 회로도.
도 8은 본 발명의 제4 실시예에 따른 SRAM의 주요부의 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
11, 12 : 전달 pMOS 트랜지스터
13, 14 : 구동 nMOS 트랜지스터
15, 16 : 디지트 라인
17 : 워드 라인
42 : 기준 전압원
25 : 기록 증폭기
26 : 센스 증폭기
지금부터, 첨부된 도면을 참조하여, 본 발명을 상세하게 설명한다. 동일 구성 요소에 대해서는 동일 또는 관련 참조 번호로 표시한다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 SRAM은 매트릭스로 배열된 복수의 메모리 셀(22), 메모리 셀(22)의 대응하는 열에 대해 배치된 한 쌍의 디지트 라인(15 및 16), 및 메모리 셀(22)의 대응하는 행에 대해 배치된 워드 라인(17)을 포함한다.
SRAM은 대응하는 워드 라인(17)에 대해 배치된 워드 라인 구동기(21), 대응하는 디지트 라인(15 및 16) 쌍을 구동시키기 위한 디지트 라인 구동기(24), 대응하는 디지트 라인(15 및 16) 쌍에 대해 배치된 기록 증폭기(25)와 센스 증폭기(26), 및 워드 라인 구동기(21)에 기준 전압 VR1을 제공하기 위한 기준 전압 발생기(23)를 더 포함한다.
메모리 셀(22)은 도 1에 도시된 메모리 셀의 구성과 유사한 구성을 갖고, 메모리 셀 내의 각 소자는 유사한 참조 번호로 표시한다.
워드 라인 구동기(21)는, 기준 전압 발생기(2#)의 출력 접점, 또는 기준 전압 라인, 및 접지 라인 사이에 직렬로 접속된 pMOS 트랜지스터(57)와 nMOS 트랜지스터(58)를 포함하는 인버터로 구현된다. 트랜지스터(57 및 58) 모두의 게이트에는 워드 라인 제어 신호 "X"가 공급되고, 워드 라인 구동기(21)의 출력 접점은 대응하는 워드 라인(17)에 접속된다. 이 구성에서, 워드 라인 구동기(21)는 대응하는 어드레스 신호에 응답하여 로우 레벨에 의해 대응하는 워드 라인(17)을 선택한다.
기록 동작시에, 워드 라인(17)의 로우 레벨에 의해 메모리 셀(22)이 선택되어, 전달 pMOS 트랜지스터(11 및 12)가 턴 온되어 디지트 라인(15 및 16)이 내부 접점 P1 및 P2에 각각 접속된다. 따라서, 구동기 nMOS 트랜지스터(13 및 14)중 하나는 턴온되고 다른 하나는 턴 오프되는데, 이러한 상태는 디지트 라인(15 및 16)을 통해 공급된 기록 데이타에 대응한다. 메모리 셀(22)이 선택되지 않은 경우, 전달 pMOS 트랜지스터(11 및 12)가 턴 오프되고, 전달 pMOS 트랜지스터(11 및 12)에 의해 오프 누설 전류가 흐르게됨으로써 구동 nMOS 트랜지스터(13 및 14)의 온 또는 오프 상태가 유지된다.
디지트 라인 구동기(24)는 pMOS 트랜지스터(31 내지 33), 제어 신호 라인(38 및 39)을 통해 공급된 상보형 디지트 라인 제어 신호 "Y" 및 "YB"에 의해 제어되는 한 쌍의 전달 게이트로 구현된 프리차지부를 포함한다. pMOS 트랜지스터(31 및 32)는 VCC 소스 라인을 디지트 라인(15 및 16)에 각각 결합한다. pMOS 트랜지스터(33)는 디지트 라인(15 및 16)을 서로 결합시켜 전위를 서로 동등하게 한다. pMOS 트랜지스터(34 또는 35) 및 nMOS 트랜지스터(36 또는 37)를 각각 포함하는 전달 게이트는 디지트 라인(15 및 16)을 데이타 라인(40 및 41)에 각각 결합시키고, 전위는 센스 증폭기(26)에 의해 검출된다.
디지트 라인 구동기(24)는, 디지트 라인 제어 신호 "Y"가 하이 레벨을 나타낼 때 기록 또는 독출 모드로 쉬프트하고, 디지트 라인 제어 신호 "Y"가 로우 레벨을 나타낼 때 프리차지 모드로 쉬프트한다. 기록 또는 독출 모드에서, pMOS 트랜지스터(31 내지 33)는 턴 오프되고, pMOS 트랜지스터(34 및 35) 및 nMOS 트랜지스터(36 및 37)는 턴 온되고, 디지트 라인(15 및 16)은 데이타 라인(40 및 41)에 각각 결합된다. 프리차지 모드에서, pMOS 트랜지스터(31 내지 33)는 턴 온되고, pMOSFET(34 및 35) 및 nMOS 트랜지스터(36 및 37)는 턴 오프되고, 디지트 라인(15 및 16)은 VCC 소스 라인에 결합된다.
기준 전압 발생기(23)는 1차 기준 전압 Vref1을 발생시키기 위한 기준 전압원(42) 및 연산 증폭기(43)로 구현되는 전압 폴로워를 포함한다. 연산 증폭기(43)는 기준 전압원(42)으로부터 공급된 1차 기준 전압 Vref1에 후속하는 기준 전압 VR1을 출력한다.
도 3을 참조하면, 기준 전압원(42)은 pMOS 트랜지스터(11 및 12)와 유사한 트랜지스터 특성(크기)을 갖는 pMOS 트랜지스터(44), nMOS 트랜지스터(13 및 14)와 유사한 트랜지스터 특성(크기)을 갖는 nMOS 트랜지스터(44)를 포함하는데, 이 pMOS 트랜지스터(44)와 nMOS 트랜지스터는 VCC 소스 라인과 접지 라인 사이에 직렬로 접속되어 있다. pMOSFET(44) 및 nMOSFET(45)의 게이트들은 각각의 트랜지스터(44 및 45)의 드레인과 소스에 접속되어 있다. 이러한 구성에서, 기준 전압원(42)으로부터 공급된 1차 기준 전압 Vref1은 pMOS 트랜지스터(44) 및 nMOS 트랜지스터(45)의 오프 저항들 간의 비에 의해 결정되고, 이 비는 전달 트랜지스터와 구동기 트랜지스터와의 셀 비에 대응한다.
도 4를 참조하면, 기록 증폭기(25)는 한 쌍의 레벨 쉬프트 인버터(28 및 29), 한 쌍의 데이타 라인 구동기(46 및 47), 한 쌍의 AND 게이트(48 및 49), 및 인버터(50)를 포함한다. AND 게이트(48)는 기록 인에이블 신호 WE 및 기록 데이타 Din을 수신하여 기록 데이타 Din을, 기록 모드 중에 기록 증폭기(28 및 29)에 전달하고, AND 게이트(49)는 기록 인에이블 신호 WE 및 반전된 기록 데이타를 인버터(50)를 통해 수신하여, 기록 모드 중에, 반전된 기록 데이타를 데이타 라인 구동기(46 및 47)에 전달한다.
각 레벨 쉬프트 인버터(28 또는 29)는 한 쌍의 pMOS 트랜지스터(51 및 52), 한 쌍의 nMOS 트랜지스터(53 및 54) 및 인버터(59)를 포함한다. 각 레벨 쉬프트 인버터(28 및 29)에서는, pMOS 트랜지스터(51) 및 nMOS 트랜지스터(53)가 VBB 소스 라인과 접지 라인 사이에 접속되고, pMOS 트랜지스터(52) 및 nMOS 트랜지스터(54)가 VBB 소스 라인과 접지 라인 사이에 직렬 접속된다. VBB 소스 라인은 VCC 소스 라인의 전위 레벨보다도 높은 전위 레벨을 갖는다. pMOS 트랜지스터(51 및 52)의 게이트들은 pMOS 트랜지스터(51 및 52)의 드레인에 각각 접속된다. nMOS 트랜지스터(53)의 게이트는 기록 데이타를 수신하고, nMOS 트랜지스터(54)의 게이트는 인버터(59)를 통해 반전된 기록 데이타를 수신한다.
레벨 쉬프트 인버터(28 및 29)는 기록 데이타 Din과 반전된 기록 데이타의 전위 레벨을 더 높은 전위 레벨로 변환하고, 극성을 변환하는 기능을 갖는다. 각 데이타 라인 구동기(46 및 47)는 VBB 소스 라인과 접지 라인 사이에 직렬 접속된 pMOS 트랜지스터(55) 및 nMOS 트랜지스터(56)를 포함한다. 데이타 라인 구동기(46 및 47)는 기록 데이타의 극성을 변환하여 하이 또는 로우 레벨의 데이타를 전달하고 출력시에 고 임피던스 상태 또는 부동 레벨을 나타낸다.
기록 증폭기(25)는, VCC 레벨에 비해 더 높은 전위 레벨을 출력 신호를 위한 VBB 소스 라인으로부터 데이타 라인(40 및 41)에 출력하여, 디지트 라인(15)과 디지트 라인(16) 사이에 전위차가 생기고 이에 따라서 내부 접점 P1과 P2와의 전위차가 종래의 SRAM에 비해 증가할 수 있다.
도 5를 참조하면, 도 2의 SRAM의 기록, 데이타 보유 및 독출 동작이 점선으로 표시되어 있는 종래의 SRAM의 동작과 비교되도록 실선으로 표시되어 있다. 시간 예 t0과 t1 사이에 행해지는 기록 동작시에, 워드 라인 제어 신호 "X", 디지트 라인 제어 신호 "Y" 및 기록 인에이블 신호 "WE"가 하이 레벨로 유지되는 한편, 독출 인에이블 신호 "RE"는 로우 레벨로 유지된다. 도 5에는, 내부 접점 P1 및 P2의 전위가 메모리 셀(22)의 기록 동작중에 바뀌어져 있다. VCC 레벨보다도 VBB 소스 라인의 더 높은 전위 레벨을 이용하는 기록 증폭기(25)는 내부 접점 P1 및 P2가 기록 동작시에 더욱 고속으로 각각 하강하거나 상승하게 한다.
t1과 t3 사이에 행해지는 데이타 보유 동작시에는, 워드 라인 제어 신호 "X", 기록 인에이블 신호 WE, 및 독출 인에이블 신호 RE가 로우 레벨로 유지되는 한편, 디지트 라인 제어 신호 "Y"는 하이 레벨로 유지된다. 디지트 라인 구동기(24)는 디지트 라인(15 및 16)을 VCC 소스 라인에 결합시키고, 워드 라인 구동기(21)는 워드 라인(17)의 전위를 기준 전압 레벨 VR1으로 상승시킨다.
내부 접점 P2를 안정성있는 하이 레벨로 유지하기 위해, 전달 pMOS 트랜지스터(12)의 오프 저항이 상당히 저하되어 전달 pMOS 트랜지스터(12)의 오프 누설 전류를 구동 nMOS 트랜지스터(13 및 14)의 오프 누설 전류보다도 1 또는 2차수 더 높은 레벨까지 증가시킬 수 있다. 그러나, 이 경우, 전달 pMOS 트랜지스터(11)를 통해 로우 레벨을 나타내는 내부 접점으로 흐르는 전류 또한 증가하여, SRAM의 전력 소산을 상승시킴으로써 바람직하지 못하게 된다.
따라서, 안정한 데이타 보유 동작을 위해 최적값의 셀 비를 선택하는 것이 중요하다. 기준 전압원(42)에서는, 출력 접점이 하이 레벨을 나타낼 때, nMOS 트랜지스터(45)와 pMOS 트랜지스터(44)가 턴 오프된다 해도, pMOS 트랜지스터(44) 및 nMOS 트랜지스터(45)를 통해 오프 누설 전류가 흐른다. 오프 누설 전류는 데이타 보유 모드에서 메모리 셀(22)을 흐르는 오프 누설 전류에 의해 얻어진 내부 접점 P2의 전위와 실질적으로 동일한 1차 기준 전압 Vref1에 대해 전위를 제공한다. 즉, 보유 모드에서 메모리 셀(22)에 접속된 워드 라인(17)에 배치된 워드 구동기(21)는 워드 라인(17), 및 전달 트랜지스터(11 및 12)의 게이트에 1차 기준 전위 Vref1을 전달한다. 이는 기준 전압원(42)에서 pMOS 트랜지스터(44)가 기준측을 구성하고 메모리 셀(22)의 pMOS 트랜지스터(11 및 12)가 출력측을 구성하는 전류 미러 구성이 얻어진다는 것을 의미한다.
전류 미러 구성에 의해 구동 트랜지스터(13 또는 14)가 기준 전압원(42)에서 nMOS 트랜지스터(45)르 통해 흐르는 오프 누설 전류에 대하여 일정한 비율로 남아있는 전류가 흐르게 된다. 기준 전압 발생기(23)가 통상 제조 공정에 기인한 기준 전압원(42)에서 pMOS 트랜지스터(44)의 오프 저항 대 nMOS 트랜지스터(45)의 오프 저항의 비로 에러 (또는 불일정성)를 수반하더라도, 에러는 제조 공정에 의해 메모리 셀(22)에서 발생된 셀 비의 에러에 대응한다. 따라서, 기준 전압 발생기(23)의 에러 또는 불일정성이 기준 전압 VR1을 조절하여 셀 비의 에러 또는 불일정성을 제거함으로써, 전달 pMOS 트랜지스터(11 및 12)의 오프 저항이 최적값에 머무르게 된다.
기록 동작 직후의 시간계 t1과 t2 사이에 행해지는 디지트 라인(15 및 16)의 전위 이퀄라이제이션을 위해, 디지트 라인 구동기(24)가 디지트 라인(15 및 16)을 프리차지를 위해 t1에서 VCC 소스 라인에 결합시킨다. t1에서 VBB 레벨을 나타내는 디지트 라인(16)이, 소스 임피던스의 영향에 부가하여, 부하로서 작용하는 디지트 라인(15)의 기능에 의해 저하된다. 이는 디지트 라인(15)의 전위를 VCC 레벨로 상승시킨다. 디지트 라인(16)이 시간 t1에서 VCC 레벨에 머물면, 점선으로 표시한 종래의 장치의 경우에서와 같이, 디지트 라인(16)의 전위가 t1과 t2 사이의 VCC 레벨 이하로 떨어질 수 있고, 이는 디지트 라인(15 및 16)이 VCC 레벨을 나타내도록 지연시킨다.
본 실시예에서는, 종래의 SRAM의 t2R과 비교해볼 때, 도 5에 도시된 바와 같이, VCC 소스 라인의 소스 임피던스를 낮추는 pMOS 트랜지스터(31 내지 33)의 온 상태 뿐만 아니라 디지트 라인(16)의 고 VBB 레벨이 디지트 라인(15 및 16)을 가속화하여, t2에서 VCC 레벨이 되되록 한다.
t3과 t4 사이에 행해지는 독출 동작시에는, 워드 라인 제어 신호 "X", 디지트 라인 제어 신호 "Y" 및 독출 인에이블 신호 RE가 하이 레벨로 상승되는 한편, 기록 인에이블 신호 WE가 로우 레벨로 낮아진다. 센스 증폭기(26)는 데이타 라인들(40 및 42) 간의 전위차를 검출하여 메모리 셀(22)에 저장된 데이타를 독출해낸다.
t1에서 로우 레벨을 나타내는 내부 접점 P1이 전위 레벨까지 상승되어 VCC 레벨로 프리차지된 디지트 라인(15)에 의해 메모리 셀(22)에 저장된 데이타를 파괴한다는 것을 생각할 수 있다. 본 발명의 구성을 이용하지 않고, 전달 pMOS 트랜지스터(11)의 낮은 온 저항에 의해 파괴를 막을 수는 있지만, 그렇게 함으로써 독출 동작중에 디지트 라인(15 및 16)들 간의 전위차 상승을 지연시킨다. 본 실시예의 최적의 셀 비는 이러한 결점을 수반하지 않고, 결점을 피하기에 적당한다.
요컨대, 본 실시예는 메모리 셀의 안정한 보유 동작 뿐만 아니라 고속 기록 동작 및 복구 동작의 장점을 제공한다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 SRAM은 전달 pMOS 트랜지스터(11 및 12)의 게이트의 가변 전압 범위를 확장시킬 수 있는 워드 라인 구동기(21A)와 기준 전압 발생기(23A)를 제외하고는 제1 실시예와 유사하다.
워드 라인 구동기(21A)는 기준 전압 라인과 접지 라인 사이에 직렬 접속된 pMOS 트랜지스터(57A)와 nMOS 트랜지스터(58A)를 포함한다. pMOS 트랜지스터(57A)와 nMOS 트랜지스터(58A)의 게이트 둘 다에 워드 라인 제어 신호 "X"가 공급되고, 공통 드레인이 대응하는 워드 라인(17)에 접속된다. pMOS 트랜지스터(57A)를 수용하는 n 웰이 pMOS 트랜지스터(57A)의 소스에 접속된다.
pMOS 트랜지스터(57A)의 소스 및 n 웰의 공통 전위는 그 사이에 형성된 p-n 접합을 전기적으로 분리시킴으로써, 기준 전압 VR2를 VBB 레벨까지 상승시킨다.
기준 전압 발생기(23A)는 VCC 소스 라인과 접지 라인 사이에 직렬 접속된 pMOS 트랜지스터(44)와 nMOS 트랜지스터(45)를 포함하여 공통 드레인으로부터의 출력을 전달하는 기준 전압원(42A), 전압 분배기(저항기 R1 및 R2 포함)에 의해 발생된 정전압을 수신하는 비반전 입력과 기준 전압원(42A)으로부터 출력된 1차 기준 전압 Vref1을 수신하여 기준 전압 VR2를 전달하는 반전 입력을 갖는 연산 증폭기(43A)를 포함한다. 기준 전압 VR2는 pMOS 트랜지스터(44)의 게이트에 피드백된다.
기준 전압원(42A)은 pMOS 트랜지스터(44)의 오프 저항 대 nMOS 트랜지스터의 비를 갖는데, 이는 내부 접점 P2의 하이 레벨에 대한 데이타 보유 모드에 머무르는 메모리 셀(22)의 셀 비와 같은 것이다. 1차 기준 전압 Vref2는 내부 접점 P2의 전위와 같다.
본 실시예에서는, 기준 전압 VR2가 넓은 가변 범위를 갖고, 이는 셀 비의 에러 제거를 향상시킨다.
도 7을 참조하면, 본 발명의 제3 실시예에 따른 SRAM은 메모리 셀(22A)의 전달 pMOS 트랜지스터(11A 및 12A)가 기준 전압 발생기(23B)로부터 n 웰의 기준 전압 VR3를 수신한다는 것을 제외하고는 제1 실시예와 유사하다. pMOS 트랜지스터(11A 및 12A)의 게이트가 워드 라인(17)에 접속된다.
기준 전압 발생기(23B)는, pMOS 트랜지스터(44A)가 VCC 소스 라인에 접속되고, pMOS 트랜지스터(44A)의 n 웰이 기준 전압 VR3을 수신하기 위해 연산 증폭기(43A)의 출력 접점에 접속된다는 것을 제외하고는 기준 전압 발생기(23A)와 유사하다.
pMOS 트랜지스터(44A)의 n 웰의 고 전위는 고 게이트 전위와 유사하게 pMOS 트랜지스터(44A)의 온-저항을 상승시킨다. 기준 전압 발생기(23B)는 pMOS 트랜지스터(44A)의 n 웰의 전위를 조정하여 제2 실시예와 유사한 최적의 셀 비를 얻는다.
제3 실시예에 따르면, VCC 소스 라인은 워드 라인 구동기의 소스 라인용으로 사용할 수 있는데, 이렇게 함으로써 전원선을 위한 점유 면적의 증가와 워드 라인의 타이밍 변동 증가를 억제할 수 있다.
도 8을 참조하면, 본 발명의 제4 실시예에 따른 SRAM은 본 실시예의 기준 전압 발생기(23C)가 워드 라인 구동기(21B)의 저 전압 라인에 기준 전위 레벨 VR4를 제공한다는 점을 제외하고는 제2 실시예와 유사하다.
보다 구체적으로는, 워드 라인 구동기(21B)의 nMOS 트랜지스터(58B)의 p 웰이 제2 실시예에서는 pMOS 트랜지스터(56)의 n 웰 대신에 기준 전압선에 접속된다. 기준 전압원(23C)의 nMOS 트랜지스터(45B)의 게이트가 접지 라인 대신에 VCC 소스 라인에 접속된다.
이 구성에서는, pMOS 트랜지스터(44B)의 오프 저항 대 nMOS 트랜지스터(45B)의 오프 저항의 비가 내부 접점 P2의 하이 레벨에 대해 독출 모드로 동작하는 메모리 셀(22A)의 셀 비와 동일하여, 1차 기준 전압 Vref4가 이러한 메모리 셀의 내부 접점 P2의 전위와 동일하게 된다. 기준 전압 발생기(23C)는 워드 라인 구동기(21B)의 저 전압 레벨을 조정하여 메모리 셀(22)의 셀 비에 대해 최적의 레벨을 얻는다.
제4 실시예에 따르면, 기준 전압 발생기(23C)는 독출 모드에서 동작하는 메모리 셀의 셀 비에 대해 최적의 레벨을 제공하기 때문에, SRAM의 제조 공정 조건이 데이타 보유 동작시에 메모리 셀의 셀 비에 대해 최적의 값을 얻는다.
상기한 실시예에서는, 메모리 셀이 기록 모드에서 데이타 보유 모드로 쉬프트할 때, 디지트 라인(15 및 16)이 데이타 라인(40 및 41)으로부터 분리되기 전에 선택으로부터 배제도록 제어가 행해진다. 제어는 바람직한 이퀄라이제이션 동작에 의해 메모리 셀에 대한 영향 감소를 더욱 제공한다.
상기한 실시예들은 단지 예를든 것일 뿐, 본 발명을 제한하는 의미에서 해석되어서는 않되고 다양한 수정 또는 변형이 본 발명의 사상으로부터 벗어남이 없이 당 기술자로부터 용이하게 행해질 수 있다.

Claims (9)

  1. 매트릭스 형태로 배열되어 있고, 한 쌍의 내부 접점(P1, P2)에 셀 데이타를 저장하기 위해 동작 가능하게 접속된 한 쌍의 전달 트랜지스터(11, 12)와 한 쌍의 구동 nMOS 트랜지스터(13, 14)를 각각 포함하는 복수의 메모리 셀(22), 상기 메모리 셀(22)의 각 행에 배치되어 각 행의 상기 메모리 셀(22)의 상기 전달 트랜지스터(11, 12)의 게이트를 구동하는 워드 라인(17), 상기 메모리 셀(22)의 각 열에 배치되어 각 열의 상기 메모리 셀(22)의 상기 전달 트랜지스터(11, 12)를 통해 데이타를 전달하는 한 쌍의 디지트 라인(15, 16), 각 워드 라인(17)에 배치되어 각 워드 라인(17)을 활성화하는 워드 라인 구동기(21), 상기 디지트 라인(15, 16)을 프리차지하기 위해 제1 소스 라인(VCC)에 접속하는 프리차지부(31, 32, 33), 상기 메모리 셀(22)의 각 열에 배치되어, 상기 디지트 라인(15, 16)을 통해, 각 열의 상기 메모리 셀(22)로 데이타를 저장하거나 독출하는 기록 증폭기(25)와 센스 증폭기(26), 및 각 메모리 셀(22)의 셀 비를 결정하는 기준 전압(VR)을 발생시키는 기준 전압 발생기(23)를 포함하며, 상기 기준 전압(VR)은 하이 레벨 또는 로우 레벨을 나타내는 상기 내부 접점(P1, P2)중 한 접점의 전위의 불일정성(un-uniformity)에 대응하는 불일정성을 갖고, 상기 구동 nMOS 트랜지스터(13, 14)중 하나는 오프 상태의 상기 전달 트랜지스터(11, 12)중 대응하는 트랜지스터를 통해 디지트 라인(15, 16)중 대응하는 디지트 라인으로부터 공급된 오프 누설 전류를 흘려 셀 데이타를 저장하는 것을 특징으로 하는 SRAM.
  2. 제1항에 있어서, 상기 전달 트랜지스터(11, 12)는 pMOS형이고 상기 구동 트랜지스터(13, 14)는 nMOS형인 것을 특징으로 하는 SRAM.
  3. 제2항에 있어서, 상기 기준 전압 발생기(23)는 상기 제1 소스 라인(VCC)과 접지 라인 사이에 직렬 접속된 pMOS 트랜지스터(44)와 nMOS 트랜지스터(45), 및 상기 pMOS 트랜지스터(44)와 상기 nMOS 트랜지스터(45)를 접속하는 접점에 접속된 입력과 상기 기준 전압(VR)을 출력하는 출력을 갖는 전압 폴러워(voltage follower; 43)를 포함하는 것을 특징으로 하는 SRAM.
  4. 제2항에 있어서, 상기 기준 전압 발생기(23)와 상기 메모리 셀(22)의 일부가 전류 미러를 형성하는 것을 특징으로 하는 SRAM.
  5. 제4항에 있어서, 상기 기록 증폭기(25)는 상기 제1 소스 라인(VCC)의 전위보다도 높은 전위를 갖는 기록 신호를 전달하는 것을 특징으로 하는 SRAM.
  6. 제1항에 있어서, 상기 기준 전압(VR)은 상기 워드 라인 구동기(21)로부터 공급된 구동 신호에 대해 고 전압 레벨을 결정하는 것을 특징으로 하는 SRAM.
  7. 제1항에 있어서, 상기 기준 전압(VR4)은 상기 워드 라인 구동기(21B)로부터 공급된 구동 신호에 대해 저 전압 레벨을 결정하는 것을 특징으로 하는 SRAM.
  8. 제1항에 있어서, 상기 기준 전압(VR3)은 상기 전달 트랜지스터(11A, 12A)를 수신하는 n-웰의 전위를 결정하는 것을 특징으로 하는 SRAM.
  9. 제1항에 있어서, 상기 기준 전압 발생기(23)는 상기 제1 소스 라인(VCC)과 접지 라인 사이에 직렬 접속된 pMOS 트랜지스터(44A)와 nMOS 트랜지스터(45A), 및 상기 pMOS 트랜지스터(44A)와 상기 nMOS 트랜지스터(45A)를 접속하는 접점에 접속된 제1 입력과, 정전위 라인에 접속된 제2 입력 및 상기 pMOS 트랜지스터(11A, 12A)를 수신하고 기준 전압(VR3)을 전달하는 n-웰에 접속된 출력을 갖는 연산 증폭기(43A)를 포함하는 것을 특징으로 하는 SRAM.
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