JPS58189897A - 差動型センス回路 - Google Patents
差動型センス回路Info
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- JPS58189897A JPS58189897A JP57073069A JP7306982A JPS58189897A JP S58189897 A JPS58189897 A JP S58189897A JP 57073069 A JP57073069 A JP 57073069A JP 7306982 A JP7306982 A JP 7306982A JP S58189897 A JPS58189897 A JP S58189897A
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- JP
- Japan
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- trs
- sense
- transistor
- channel
- signal
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯＢ型ダ型ダイラミックメモリいられる閾値
補償された差動型センス回路に関するものである。
補償された差動型センス回路に関するものである。
従来の閾値補償された差動型センス回路を第１図（＆）
に示す。これは特開昭５５−１６２１に示されているも
のである。センス用ＭＯＳトランジスタＱ４＋−の各ド
レインはそれぞれデータ＃ａｔ＋ａ、ｉに接続され、こ
れらデータｉｌＡ （１１＋改１にはそれぞれプリチャ
ージ補助ＭＯＳトランジスタＱ４１Ｑｌが接続されプリ
チャージ信号ＪＰＰがゲート人力される。そし′Ｃセン
ス用ＭＯｓトランジスタＱｔ＋Ｑｓのゲートには反対側
のデータＭＡ ｄｓ＋ （１１の電位変化を伝達するた
めトランスファゲート川ＭＯＢ トランジスタＱ６＋Ｑ
、が接続されている。データ線ｄ１．ｄ、には握数のメ
モリセルＭＣとひとつのダミーセルＤＯが接杭されてい
るが、図面には選択され九セルのみ示されている。
に示す。これは特開昭５５−１６２１に示されているも
のである。センス用ＭＯＳトランジスタＱ４＋−の各ド
レインはそれぞれデータ＃ａｔ＋ａ、ｉに接続され、こ
れらデータｉｌＡ （１１＋改１にはそれぞれプリチャ
ージ補助ＭＯＳトランジスタＱ４１Ｑｌが接続されプリ
チャージ信号ＪＰＰがゲート人力される。そし′Ｃセン
ス用ＭＯｓトランジスタＱｔ＋Ｑｓのゲートには反対側
のデータＭＡ ｄｓ＋ （１１の電位変化を伝達するた
めトランスファゲート川ＭＯＢ トランジスタＱ６＋Ｑ
、が接続されている。データ線ｄ１．ｄ、には握数のメ
モリセルＭＣとひとつのダミーセルＤＯが接杭されてい
るが、図面には選択され九セルのみ示されている。
次にとの差動型センス回路の動作をＭ １１１＆１（ｂ
）に示す制御信号のタイムチャートに従い説明する。
）に示す制御信号のタイムチャートに従い説明する。
まずプリチャージ信号〜Ｐを低電圧ＶＳＳとしプリチャ
ージが行なわれる。すなわちプリチャージ補助ＭＯＳト
ランジスタＱＩＱ４がオンとなり、これに従いセンス用
ＭＯ８）ランジスタＱ１１Ｑ２もオンとなり、これらセ
ンス用ＭＯ８）ランジスタＱ１＋喝を通じてビット線ａ
１．ａ、に信号Ｊ８Ａから電位が供給される。この際セ
ンス用ＭＯ８）ランジスタＱ１．Ｑｓの閾値電圧を”Ｔ
ｌ ｌ ｖ’ｒｓとするとビット線ｄ１１”’２のｗ１
位ｖａｔ＋ｖａｎはそれぞれ（ＶＤＤ ’／’ｒｘ）
＋（ＶＤＤ ＶＴＢ）にプリチャージされる。
ージが行なわれる。すなわちプリチャージ補助ＭＯＳト
ランジスタＱＩＱ４がオンとなり、これに従いセンス用
ＭＯ８）ランジスタＱ１１Ｑ２もオンとなり、これらセ
ンス用ＭＯ８）ランジスタＱ１＋喝を通じてビット線ａ
１．ａ、に信号Ｊ８Ａから電位が供給される。この際セ
ンス用ＭＯ８）ランジスタＱ１．Ｑｓの閾値電圧を”Ｔ
ｌ ｌ ｖ’ｒｓとするとビット線ｄ１１”’２のｗ１
位ｖａｔ＋ｖａｎはそれぞれ（ＶＤＤ ’／’ｒｘ）
＋（ＶＤＤ ＶＴＢ）にプリチャージされる。
次にプリチャージ信号％Ｐをプルアップ１１１Ｇ＞ Ｃ
ＶＤＤ十ｖ、）ｉ引き上げる。ここでｖｌはトランスノ
アゲート用Ｍ０８トランジスタＱｓ＝Ｑ−の−値電圧よ
υも高い電圧とする。するとプリチャージ補助ＭＯＳト
ランジスタＱｌｌｌ Ｑ４はオフとなり、トランスファ
ゲート用ＭＯ８）ランジスタＱ暴＊ Ｑ６はオ／となり
、ビット線ｄ１，６はセンス用ＭＯ８）ランジスタＱｓ
＋Ｑｔのゲートに接続されることとなる。
ＶＤＤ十ｖ、）ｉ引き上げる。ここでｖｌはトランスノ
アゲート用Ｍ０８トランジスタＱｓ＝Ｑ−の−値電圧よ
υも高い電圧とする。するとプリチャージ補助ＭＯＳト
ランジスタＱｌｌｌ Ｑ４はオフとなり、トランスファ
ゲート用ＭＯ８）ランジスタＱ暴＊ Ｑ６はオ／となり
、ビット線ｄ１，６はセンス用ＭＯ８）ランジスタＱｓ
＋Ｑｔのゲートに接続されることとなる。
引き紗いてワード＠ Ｗ Ｌ 、ダミワード線ＤＷＬが
高電圧”ＤＤに上がると、メモリセル鉦Ｃ，ダミーセル
ＤＣの電荷はピッ） Ｓ ａｌ、 ａ、から授受されビ
ット線着位’Ｖａｌ、Ｖａｎ を変化させる。センス用
餉号ΦＳＡが低電圧”３３になるに従いビット線電位ｖ
ａｔ Ｉ ｖｌａの官位変化が増幅されセンスされる。
高電圧”ＤＤに上がると、メモリセル鉦Ｃ，ダミーセル
ＤＣの電荷はピッ） Ｓ ａｌ、 ａ、から授受されビ
ット線着位’Ｖａｌ、Ｖａｎ を変化させる。センス用
餉号ΦＳＡが低電圧”３３になるに従いビット線電位ｖ
ａｔ Ｉ ｖｌａの官位変化が増幅されセンスされる。
この従来の差動型センス回路のセンス感度はセンス用Ｍ
ＯＳトランジスタＱ１＋ Ｑｓの閾値のバラツキに１曽
を受けることはない利点を有するが、グリチャージ信号
”ＰＰにプルアップ電位（ＶｐＤ十Ｖｔ ）を加えなけ
ればならないという間−がある。例えばダイナミックＲ
ＡＭがＯＭＯＳ化された場合、ｖＤＤを５ｖとすればｖ
ｌは３ｖ程度が必要であるが、このよりな８ｖというグ
ルアップ電位を楽槓回路ナツプ内で発生させることは、
設計の面からも耐圧の面からも困難であった。
ＯＳトランジスタＱ１＋ Ｑｓの閾値のバラツキに１曽
を受けることはない利点を有するが、グリチャージ信号
”ＰＰにプルアップ電位（ＶｐＤ十Ｖｔ ）を加えなけ
ればならないという間−がある。例えばダイナミックＲ
ＡＭがＯＭＯＳ化された場合、ｖＤＤを５ｖとすればｖ
ｌは３ｖ程度が必要であるが、このよりな８ｖというグ
ルアップ電位を楽槓回路ナツプ内で発生させることは、
設計の面からも耐圧の面からも困難であった。
本発明は上記事情を考慮してなされたもので、グルアッ
プ電位が不要な閾値補償された差動型センス回路を提供
することを目的とする。
プ電位が不要な閾値補償された差動型センス回路を提供
することを目的とする。
この目的を遺戒するために本発明は−７１のトランスフ
ァゲート用ＭＯＢ ）ランジスタを一対のセンス用ＭＯ
８）ランνスタの導電型と異なる導電型のＭＯＳ）ラン
ジスタとし、−前記７Ｌのセンス用ＭＯ８）ランジスタ
を制御するプリチャーシイ＝号とはほぼ逆相の制御信号
により前記一対のトランスファゲート用ＭＯ８トランジ
スタを制何］することにより、プリチャージ信号にプル
アラ１醒位を不要としたものである。
ァゲート用ＭＯＢ ）ランジスタを一対のセンス用ＭＯ
８）ランνスタの導電型と異なる導電型のＭＯＳ）ラン
ジスタとし、−前記７Ｌのセンス用ＭＯ８）ランジスタ
を制御するプリチャーシイ＝号とはほぼ逆相の制御信号
により前記一対のトランスファゲート用ＭＯ８トランジ
スタを制何］することにより、プリチャージ信号にプル
アラ１醒位を不要としたものである。
本発明の第１の実施例による差動型センス回−を第２図
（＆）に示す。その構成は次の通りである。
（＆）に示す。その構成は次の通りである。
ｎチャンネルのセンス用ＭＯ８トランジスタＱ＋＋喝の
谷ドレイレにはデータＭａ、ａ、が接続され、これらデ
ータｍ （１１１ａ、のプリチャージのためＶこＰチャ
ンネルのプリチャージ補助ＭＯＳトランジスタＱ４＋Ｑ
ｓがそれぞれ接続されている。このＰチャ／ネルのプリ
チャージ補助ＭＯ８）ランジスタＱｌ。
谷ドレイレにはデータＭａ、ａ、が接続され、これらデ
ータｍ （１１１ａ、のプリチャージのためＶこＰチャ
ンネルのプリチャージ補助ＭＯＳトランジスタＱ４＋Ｑ
ｓがそれぞれ接続されている。このＰチャ／ネルのプリ
チャージ補助ＭＯ８）ランジスタＱｌ。
喝にはプリチャージ信号１１Ｐがゲート入力されている
。そしてセンス用ＭＯＳトランジスタＱ１．Ｑｓのゲー
トにはそれぞれ反対側のデータｍａｔ＋ａｔの官位変化
を伝達するためトランスファゲート用ＭＯ８）ランジス
タＱ８１ Ｑ７が接続されている。このトランスファゲ
ート用ｕｏ３ ）ランジスタＱア＋ Ｑｓはｎチャンネ
ルのセンス用ＭＯ８）ランジスタＱ１＋−４とｉ４’ｌ
＞の導電型、すなわちＰチャンネルであり、ゲート入力
である制仙１信号φＰもプリチャージ信′ＪＦ＋１２ｒ
Ｐとは逆相でめる この差１ｌｌｌＪ型センス回路には
複数のメモリセルＭｅとダミーセルＤＣがデータ線ｄ、
、ｄ、を介して接続されているが、第２図（＆）には込
択されたセルのみが示されている。
。そしてセンス用ＭＯＳトランジスタＱ１．Ｑｓのゲー
トにはそれぞれ反対側のデータｍａｔ＋ａｔの官位変化
を伝達するためトランスファゲート用ＭＯ８）ランジス
タＱ８１ Ｑ７が接続されている。このトランスファゲ
ート用ｕｏ３ ）ランジスタＱア＋ Ｑｓはｎチャンネ
ルのセンス用ＭＯ８）ランジスタＱ１＋−４とｉ４’ｌ
＞の導電型、すなわちＰチャンネルであり、ゲート入力
である制仙１信号φＰもプリチャージ信′ＪＦ＋１２ｒ
Ｐとは逆相でめる この差１ｌｌｌＪ型センス回路には
複数のメモリセルＭｅとダミーセルＤＣがデータ線ｄ、
、ｄ、を介して接続されているが、第２図（＆）には込
択されたセルのみが示されている。
次にこの走＠型センス回路の動作ｔ−ｍ２図（ｂ）に下
すタイムチャートに従い説明する。
すタイムチャートに従い説明する。
まずプリチャージ信号ΦＰを低電圧ＶＥＩＳにすると共
に制御１占号−を縄電圧ｖＤＤとしプリチャージがおこ
なわれる。すなわちグリチャージ信号ｖｐによりＰチャ
ンネルのプリチャージ補助ＭＯＳトランジスタＱ１．Ｑ
４がオンとなり、これに従いｎチャンネルのセンス用Ｍ
ｏ８トランジスタＱｔ＋Ｑｖモオンとなり、これらｎチ
ャンネルのセンス用ＭＯＳトランジスタＱｌｌ Ｑｓを
通じてビット耐ｄｔ＋ ｄｘに信号”３１から電位が供
給される このとき制御信号φＰは高電圧ＶＤＤである
ためＰチヤンネルのトランスファゲート用ＭＯ８）’ラ
ンジスタＱ７１ Ｑ８はオフである。
に制御１占号−を縄電圧ｖＤＤとしプリチャージがおこ
なわれる。すなわちグリチャージ信号ｖｐによりＰチャ
ンネルのプリチャージ補助ＭＯＳトランジスタＱ１．Ｑ
４がオンとなり、これに従いｎチャンネルのセンス用Ｍ
ｏ８トランジスタＱｔ＋Ｑｖモオンとなり、これらｎチ
ャンネルのセンス用ＭＯＳトランジスタＱｌｌ Ｑｓを
通じてビット耐ｄｔ＋ ｄｘに信号”３１から電位が供
給される このとき制御信号φＰは高電圧ＶＤＤである
ためＰチヤンネルのトランスファゲート用ＭＯ８）’ラ
ンジスタＱ７１ Ｑ８はオフである。
次にプリチャージ信号１ｊＰを高電位ＶＤＤとし、Ｐチ
ャンネルのプリチャージ補助ＭＯ８）う／ジスタＱｓ＋
Ｑ４をオフとし、同時にプリチャージ信号σＰとは逆
相で時間遅れのある制御信号φＰが低電位”ＳＳとなり
Ｐチャンネルのトランスファゲート用ＭＯＳトランジス
タＱｙｅ Ｑａはオンとなる。したがってピットＷ ｄ
ｌＴ ｄ、はセンス用ＭＯＳトランジスタＱ１・Ｑ２の
ドレインに接続されることとなる。
ャンネルのプリチャージ補助ＭＯ８）う／ジスタＱｓ＋
Ｑ４をオフとし、同時にプリチャージ信号σＰとは逆
相で時間遅れのある制御信号φＰが低電位”ＳＳとなり
Ｐチャンネルのトランスファゲート用ＭＯＳトランジス
タＱｙｅ Ｑａはオンとなる。したがってピットＷ ｄ
ｌＴ ｄ、はセンス用ＭＯＳトランジスタＱ１・Ｑ２の
ドレインに接続されることとなる。
次にワードＭＷＬ、ダミーワード＆ＤＶ／ＩＬが同電位
ＶＤＤに上るとメモリセルＭｅ、ダミーセルＤＣの電’
ｐｉｓはピッ） ｍ （１１１４２から授受されビット
栖゛蝋位ｖｌｌ”ｄ２を変化させる。センス用信芳φＳ
Ａがば電位ｖｓｓになるに従いピッ）４１１１位ｖｄ１
．ｖ、ｉ２の電位変化が増幅されセンスされる。
ＶＤＤに上るとメモリセルＭｅ、ダミーセルＤＣの電’
ｐｉｓはピッ） ｍ （１１１４２から授受されビット
栖゛蝋位ｖｌｌ”ｄ２を変化させる。センス用信芳φＳ
Ａがば電位ｖｓｓになるに従いピッ）４１１１位ｖｄ１
．ｖ、ｉ２の電位変化が増幅されセンスされる。
この時モジメモリセルＭＣとダミーメモリセルＤＯに同
電位が書き込渣れていたとすると、ビット線ｄ１とｄ２
の寄留”（１１と”ｄ２との関係は”ｄｌ ”” Ｖｄ
２ ＋ ”Ｔ２ ”Ｔｌ °“°″°伯）
となる。ここで”ＴＩＩＶＴＩＩはセンス甲ＭＯ８）ラ
ンシスタＱ ＋ Ｑ９の閾値電圧である２センス用ＭＯ
ＳトランンスタＱ１．Ｑ２はそれぞれ Ｖａｚ−；φＳＡ ＋ ＶＴＩ ・・
・・（ｊＥ）ＶｄｌイφＳＡ ＋ ＶＴＲ・・・・・・
■でオンするわけであるが、式へすの条件の下では式（
４，■かられかるようにセンス用ｗｏｅ）う／ジスタＱ
１１Ｑ２は共にオンすることとなる。したがってセンス
用ＭＯＳトランジスタＱｔ＋ Ｑｓの閾値のバラツキＶ
よセンス感展には１曽を与えない。
電位が書き込渣れていたとすると、ビット線ｄ１とｄ２
の寄留”（１１と”ｄ２との関係は”ｄｌ ”” Ｖｄ
２ ＋ ”Ｔ２ ”Ｔｌ °“°″°伯）
となる。ここで”ＴＩＩＶＴＩＩはセンス甲ＭＯ８）ラ
ンシスタＱ ＋ Ｑ９の閾値電圧である２センス用ＭＯ
ＳトランンスタＱ１．Ｑ２はそれぞれ Ｖａｚ−；φＳＡ ＋ ＶＴＩ ・・
・・（ｊＥ）ＶｄｌイφＳＡ ＋ ＶＴＲ・・・・・・
■でオンするわけであるが、式へすの条件の下では式（
４，■かられかるようにセンス用ｗｏｅ）う／ジスタＱ
１１Ｑ２は共にオンすることとなる。したがってセンス
用ＭＯＳトランジスタＱｔ＋ Ｑｓの閾値のバラツキＶ
よセンス感展には１曽を与えない。
このよう・に本実施例においてはトランスファゲート用
ＭＯ８）ランジスタにＰチャンネルトランジスタを１丈
用することにより、便来のエチャンネルトランジスタの
場合のように７°リチヤ一ジ４８号１Ｐをプルアップし
ないと、トランスファゲート用ＭＯＢ）ランジスタの閾
値電圧の差が、センス感度を悪化させていたのと異なり
、トランスファゲート用ＭＯ８）ランジスタＱ７１ Ｑ
Ｊのデー トを。
ＭＯ８）ランジスタにＰチャンネルトランジスタを１丈
用することにより、便来のエチャンネルトランジスタの
場合のように７°リチヤ一ジ４８号１Ｐをプルアップし
ないと、トランスファゲート用ＭＯＢ）ランジスタの閾
値電圧の差が、センス感度を悪化させていたのと異なり
、トランスファゲート用ＭＯ８）ランジスタＱ７１ Ｑ
Ｊのデー トを。
ＶＢ２にするだけで、閾値電位のバラツキに、しらず十
分高いコンダクタンスを有する状態に（−ビット線ｄ１
．（１，とセンス用ＭＯＢ）’ランシスタ蛎ｒＱ２のゲ
ートを１気的に接続することができる。
分高いコンダクタンスを有する状態に（−ビット線ｄ１
．（１，とセンス用ＭＯＢ）’ランシスタ蛎ｒＱ２のゲ
ートを１気的に接続することができる。
次に本発明の捻２の実施例によるセンス回路を１ｉ１４
３図に示す。本実施例はｎチャンネルのセンス用ＭＯ３
）ランジスタＱｔ＋ ＱｓにＰチャンネルの負荷ＭＯ８
）ランジスタＱ９＄Ｑｌ。を加えたセンス回路である。
３図に示す。本実施例はｎチャンネルのセンス用ＭＯ３
）ランジスタＱｔ＋ ＱｓにＰチャンネルの負荷ＭＯ８
）ランジスタＱ９＄Ｑｌ。を加えたセンス回路である。
制御信号のタイムチャートは第２図（ｂ）と同じであり
、動作も同様であるが、センス時のビット線ｄ１．ｄ、
の電圧降下を防止することができる。
、動作も同様であるが、センス時のビット線ｄ１．ｄ、
の電圧降下を防止することができる。
次に本発明の第３０火施例によるセンス回路を褐４図（
＝１に示す。本実施例は第３図に小す第２の実施例のＭ
ｏ８）ランνスタをＰチャンネル（ｉ−ｎチャンネルに
、九チャンネルをＰチヤンネルにしたものである。これ
に従い電源が逆となり、制御信号のタイムチャートも第
４１伽）に示すようにその極性が逆になっているが、動
作は第２の実施例と同様であり、効果も同様である。
＝１に示す。本実施例は第３図に小す第２の実施例のＭ
ｏ８）ランνスタをＰチャンネル（ｉ−ｎチャンネルに
、九チャンネルをＰチヤンネルにしたものである。これ
に従い電源が逆となり、制御信号のタイムチャートも第
４１伽）に示すようにその極性が逆になっているが、動
作は第２の実施例と同様であり、効果も同様である。
なυ槁１の実偵例におけるＭｏ６）ランジスタの導Ｗ型
を逆とし、制御信号のタイムチャートの極性を逆にして
も第ｌの実施例と同様の効果を得ることができる。
を逆とし、制御信号のタイムチャートの極性を逆にして
も第ｌの実施例と同様の効果を得ることができる。
以上述べたところから明らかなように、本発明によれば
１側ｊ信号としてプルアップ電位を必要としないので１
４値補償された差動型センス回路の設計を容易にするこ
とかで良、累子の耐圧の面でも有利であるという効果が
ある。又、トランスファゲート用ＭＯ８）ランジスタの
ゲートが従来に比し、十分バイアス石れるので、トラン
スファゲート用′−流が増し、従って縄速にビット線の
電位をセンス用ＭＯＳトランジスタのゲートに伝達する
事ができる。
１側ｊ信号としてプルアップ電位を必要としないので１
４値補償された差動型センス回路の設計を容易にするこ
とかで良、累子の耐圧の面でも有利であるという効果が
ある。又、トランスファゲート用ＭＯ８）ランジスタの
ゲートが従来に比し、十分バイアス石れるので、トラン
スファゲート用′−流が増し、従って縄速にビット線の
電位をセンス用ＭＯＳトランジスタのゲートに伝達する
事ができる。
第１図（ａ）は従来の差動型センス回路の回路図、第１
図（ｂ）は同回路における制御信号のタイムチャート、
第２図（＆）は本発明の＠１の実施例による差動型セン
ス回路の回路図、第２図（′り）はｌ”ｏ’ｉ Ｉ！Ｊ
Ｊ路における制御信号のタイムチャート、第３図は本発
明の第２の実施例による差動型セレス回鮎の回路図、第
４図（＆）は本発明の第３の実施例による差動型センス
回路の回路図、紀４図ｅ）は同回路における制御信号の
タイムチャートである。 ＱＨＱ２・・・センス用ＭＯ８）ランジスタ、Ｑ８．Ｑ
４・・フＩＪチャージ補助ＭＯ８）ランジスタ％Ｑ６＋
Ｑ６ ＋Ｑ７＋ Ｑｇ・・・トランスファゲート用Ｍ
Ｏ８）ランジスタ、Ｑｅ＋ Ｑｔｏ ”’負＠ＭＯ８ｌ
’ランジスタ、ＬＡｃ・・・メモリセル、ＤＣ・・・ダ
ミーセルｂｄｌｓｄ９・・・ビット線、％ＰＩ ＩｙＰ
、 ＄ｐ ＋＋＋プリチャージ伯号信号／／Ｌ ・・
・ワードライン、ＤＷＬ・・・ダミーワードライン、φ
ＳＡ・・・センス用１ｇ号。 第３図 ＳＳＡ
図（ｂ）は同回路における制御信号のタイムチャート、
第２図（＆）は本発明の＠１の実施例による差動型セン
ス回路の回路図、第２図（′り）はｌ”ｏ’ｉ Ｉ！Ｊ
Ｊ路における制御信号のタイムチャート、第３図は本発
明の第２の実施例による差動型セレス回鮎の回路図、第
４図（＆）は本発明の第３の実施例による差動型センス
回路の回路図、紀４図ｅ）は同回路における制御信号の
タイムチャートである。 ＱＨＱ２・・・センス用ＭＯ８）ランジスタ、Ｑ８．Ｑ
４・・フＩＪチャージ補助ＭＯ８）ランジスタ％Ｑ６＋
Ｑ６ ＋Ｑ７＋ Ｑｇ・・・トランスファゲート用Ｍ
Ｏ８）ランジスタ、Ｑｅ＋ Ｑｔｏ ”’負＠ＭＯ８ｌ
’ランジスタ、ＬＡｃ・・・メモリセル、ＤＣ・・・ダ
ミーセルｂｄｌｓｄ９・・・ビット線、％ＰＩ ＩｙＰ
、 ＄ｐ ＋＋＋プリチャージ伯号信号／／Ｌ ・・
・ワードライン、ＤＷＬ・・・ダミーワードライン、φ
ＳＡ・・・センス用１ｇ号。 第３図 ＳＳＡ
Claims (1)
- 各ドレインがそれぞれ異なるデータ線に接続されソース
が共通接続され九一対めセンス用ＭＯＥＩトランジスタ
と、一方のデータ線にドレインカ；接続されたセンス用
ＭＯｆｌランジスタのゲートに他方のデータ線の電位変
化を伝達するための一対のトランスファゲート用Ｍ０８
トランジスタを備え、プリチャージ信号によ）前記一対
のセンス用ＭＯＳトランジスタに飽和電流を流して前記
一対のデータ線をプリチャージする差ｍｍセンス回路に
おいて、前記一対のトランス７アゲート用ＭＯＳトラン
ジスタを前記一対のセンス用ＭＯＳトランジスタの導電
型と異なる導電型のＭＯＳトランジスタとし、前記プリ
チャージ信号とほぼ逆相の制御信号により前記一対のト
ランス７アゲート用１１０Ｓ）ランジスタを制御するこ
とを％倣とする差動型センス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57073069A JPS58189897A (ja) | 1982-04-30 | 1982-04-30 | 差動型センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57073069A JPS58189897A (ja) | 1982-04-30 | 1982-04-30 | 差動型センス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58189897A true JPS58189897A (ja) | 1983-11-05 |
Family
ID=13507673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57073069A Pending JPS58189897A (ja) | 1982-04-30 | 1982-04-30 | 差動型センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58189897A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05258577A (ja) * | 1992-02-19 | 1993-10-08 | Samsung Electron Co Ltd | 半導体メモリ装置 |
-
1982
- 1982-04-30 JP JP57073069A patent/JPS58189897A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05258577A (ja) * | 1992-02-19 | 1993-10-08 | Samsung Electron Co Ltd | 半導体メモリ装置 |
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