JPH0821235B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH0821235B2
JPH0821235B2 JP4320143A JP32014392A JPH0821235B2 JP H0821235 B2 JPH0821235 B2 JP H0821235B2 JP 4320143 A JP4320143 A JP 4320143A JP 32014392 A JP32014392 A JP 32014392A JP H0821235 B2 JPH0821235 B2 JP H0821235B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に共有型（shared）センスアンプを有する半導体
メモリ装置において、ビットライン間を分離する分離ゲ
ートに印加されるビットライン分離制御信号を発生する
手段に関するものである。
【０００２】
【従来の技術】高集積半導体メモリ装置において考慮さ
れなければならない要素としては、低電圧電源の使用、
チップ面積内の集積度を高めることと共に高速かつ安定
な動作を行えるようにすること等がある。図３は半導体
メモリ装置のビットライン系回路のよく知られている構
成を示す。同図に示す構成は、Ｐ形のセンスアンプ３と
Ｎ形のセンスアンプ６を図中左右のメモリセルアレイ
１、８が共有する形態とされており、高集積メモリ装置
における有用な構成方式として知られている。
【０００３】メモリセルアレイ１にあるメモリセルから
データを読み出す場合には、該メモリセルアレイ１に隣
接した図中右側のメモリセルアレイ８に接続されている
ビットライン対ＢＬ２、バーＢＬ２を、選択されたメモ
リセルアレイ１に接続されているビットライン対ＢＬ
１、バーＢＬ１から分離しなければならない。すなわ
ち、ビットライン分離制御信号φＩＳＯ１を論理“ハ
イ”として分離ゲート１１、１２を“オン”とし、一
方、ビットライン分離制御信号φＩＳＯ２を論理“ロ
ウ”として分離ゲート２１、２２を“オフ”とすること
によって、選択的なセンシングが行われる。図中右側の
メモリセルアレイ８が選択される場合にはこの反対にな
る。
【０００４】このとき、ビットライン分離制御信号φＩ
ＳＯ１、φＩＳＯ２の論理“ハイ”の電位が電源電圧Ｖ
ｃｃのレベルである場合には、選択されたメモリセルに
データを書き込むときに、完全なＶｃｃレベルのデータ
が選択されたメモリセルに送られないという問題が発生
する。すなわち、実質的にメモリセルに記憶されるデー
タ“１”の電位状態が、分離ゲート１１、１２、２１、
２２を通過するときに、その分離ゲートのしきい電圧分
降下してしまうためで、これら分離ゲートの制御端子に
印加されるビットライン分離制御信号φＩＳＯ１及びφ
ＩＳＯ２の電位がＶｃｃであるので、完全なＶｃｃレベ
ルのデータ“１”が指定されたメモリセルに記憶される
ことは不可能である。
【０００５】このような問題点を解決するために開発さ
れた従来のビットライン分離制御信号発生器を図４に示
す（これは「An Analysis of the HITACHI HM511000 1M
x1CMOSDRAMs 」、MOSAID、 March. １９８８、ｐ．５８
に開示されているものである）。入力されるアドレス信
号によってノードＢとノードＣの電位がセルフブースト
（self-boosted）され、出力されるビットライン分離制
御信号φＩＳＯの電位をＶｃｃより所定のレベル以上
（Ｖｃｃ＋α）に上昇させることができる。ここで、前
記αの値は、少なくとも図３に示した分離ゲート１１、
１２、２１、２２のしきい電圧よりも大きな値でなけれ
ばならない。このようにして初めて、完全なＶｃｃレベ
ルの電位が選択されたメモリセルに供給できる。
【０００６】ところが、高集積メモリ装置では、次第に
動作電源電圧のレベルを低める傾向にある。例えば、初
期の５Ｖから現在では３．３Ｖに、中には１．５Ｖまで
動作電源電圧のレベルを低めているものもある。たと
え、メモリ装置の高集積、微細化によってトランジスタ
等のチャネルサイズも縮小され、そのしきい電圧も低く
なっているとしても、このような動作電源電圧のレベル
低下の度合いに比べればあまり効果があるとはいえな
い。したがって、図４のような従来のブースト方式で
は、Ｖｃｃ＋αの適切なレベルを実現させることは困難
になってきている。
【０００７】
【発明が解決しようとする課題】したがって本発明は、
低レベルの動作電源電圧を使用する高集積半導体メモリ
装置において、完全な電源電圧レベルのデータを伝送す
ることが可能なビットライン分離制御信号発生手段を提
供することを目的とする。また、高集積メモリ装置にお
いて、メモリセルへの書込み時に効率的なデータ電位を
伝送させられるようにすることを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明は、少なくとも２つのブロックに分けら
れたメモリセルアレイに共有される共有型のセンスアン
プを備え、そしてセンスアンプを共有するビットライン
に分離ゲートを有する半導体メモリ装置について、発振
器のポンピングクロックを用いたチャージポンプにより
電源電圧を昇圧して出力するようになった別途の高電圧
発生回路から得られる高電圧を電圧源とするインバータ
からなり、ブロック選択信号に従って前記高電圧レベル
のビットライン分離制御信号を分離ゲートに出力するビ
ットライン分離制御信号発生手段を備えることを特徴と
する。
【０００９】また、少なくとも２つのブロックに分けら
れたメモリセルアレイに共有される共有型のセンスアン
プと、センスアンプを共有するビットラインに設けられ
た分離ゲートと、ビットライン対を等化する等化回路
と、を有する半導体メモリ装置において、発振器のポン
ピングクロックを用いたチャージポンプにより電源電圧
を昇圧して出力するようになった別途の高電圧発生回路
から得られる高電圧を、アドレス信号に応答して駆動し
出力する高電圧ドライバと、高電圧ドライバの出力に応
じてブロック選択信号を出力するブロック選択信号ドラ
イバと、前記高電圧をそれぞれ電圧源にして並列接続さ
れ、高電圧ドライバの出力に応じて動作する第１インバ
ータ対、及び、前記高電圧を電圧源にして直列接続さ
れ、第１インバータ対の出力をそれぞれゲートに受けて
動作する第１トランジスタ対からなり、前記高電圧レベ
ルのビットライン分離制御信号を分離ゲートに供給する
ビットライン分離制御信号ドライバと、前記高電圧をそ
れぞれ電圧源にして並列接続され、高電圧ドライバの出
力に応じて動作する第２インバータ対、及び、前記高電
圧を電圧源にして直列接続され、第２インバータ対の出
力をそれぞれゲートに受けて動作する第２トランジスタ
対からなり、前記高電圧レベルの等化信号を等化回路に
供給する等化信号ドライバと、を備えることを特徴とす
る。
【００１０】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、共通する部分には同じ符
号を付し、重複する説明は省略する。本発明の実施例で
使用される高電圧Ｖｐｐを発生する高電圧発生回路は、
一般的なダイナミックＲＡＭのチップ内に実装されてい
るもので、その図示は省略している。この高電圧発生回
路は、発振器から供給されるポンピングクロックに応じ
たチャージポンプによって２Ｖｃｃ程度の高電圧を得る
回路である。
【００１１】図１に、本発明によるビットライン分離制
御信号発生手段の実施例を示す。この実施例は、ブロッ
ク選択信号を入力とし、外部から供給される高電圧Ｖｐ
ｐを定電圧源に使用する第１インバータ（又は第１ドラ
イバ）３１と、第１インバータ３１の出力を入力とし、
高電圧Ｖｐｐを定電圧源に使用して最終的にビットライ
ン分離信号φＩＳＯを出力する第２インバータ（又は第
２ドライバ）３２とから構成されている。高電圧Ｖｐｐ
はチップ内の上記のような高電圧発生回路で作られるも
のである。また、この実施例の回路は、図３のビットラ
イン分離制御信号φＩＳＯ１、φＩＳＯ２に対して各々
設けられている。
【００１２】図３の選択されたメモリセルアレイ１から
のデータをセンシングする前に、図１の回路から出力さ
れるビットライン分離制御信号φＩＳＯ２が、論理“ロ
ウ”のブロック選択信号に従い論理“ロウ”となって分
離ゲート２１、２２に供給されることによって、メモリ
セルアレイ８からのデータ伝送経路を遮断する。一方、
ビットライン分離制御信号φＩＳＯ１は、論理“ハイ”
のブロック選択信号に従いＶｐｐレベルとなって分離ゲ
ート１１、１２に供給され、これにより書込み時にも完
全なＶｃｃレベルのデータをメモリセルアレイ１に伝送
することができる。このときの高電圧Ｖｐｐは、前述し
たように、発振器及びドライバを備え、ブーストされた
電位を伝送するＮＭＯＳ形の伝送トランジスタを有する
高電圧発生回路によって発生される。
【００１３】図２に、本発明のビットライン分離制御及
び等化信号発生手段の実施例を示す。この実施例は、ビ
ットライン分離制御信号と共に、ブロック選択信号及び
等化信号を発生するようになった回路である。図示のよ
うに、三つのアドレス信号＃１、＃２、＃３の入力によ
り高電圧ＶｐｐをドライブするＶｐｐドライバ４０と、
Ｖｐｐドライバ４０の出力に応じてブロック選択信号を
出力するブロック選択信号ドライバ５０と、Ｖｐｐドラ
イバ４０の出力に応じてＶｐｐレベルのビットライン分
離制御信号φＩＳＯを出力するビットライン分離制御信
号ドライバ６０と、Ｖｐｐドライバ４０の出力に応じて
等化信号φＥＱを出力する等化信号ドライバ７０とから
構成されている。等化信号φＥＱはビットラインのセン
シング前後にエネーブルとされる信号であり、等化期間
中、図３の各ビットライン分離制御信号はＶｐｐレベル
となる。この回路では、アドレス信号のすべてが論理
“ハイ”で入力されると、ノード１０１は接地電圧（Ｖ
ｓｓ）に接続されないので、電気的導通状態にあるＰＭ
ＯＳトランジスタ４２によってノード１０１の電位はＶ
ｐｐに充電される。そしてビットライン分離制御信号φ
ＩＳＯはＶｐｐレベルの信号として出力され、等化信号
φＥＱもＶｐｐレベルとして出力される。
【００１４】
【発明の効果】以上述べてきたように本発明は、ビット
ライン分離制御信号の電位をチップ内の高電圧発生回路
で発生される高電圧を利用して形成するので、高集積、
低電源電圧のメモリ装置においても、書込みデータの効
率的な伝送の実施が可能となる。また、センシング前後
の等化時にも完全な電源電圧レベルにビットライン対を
等化させることが容易にできるという効果もある。その
結果、半導体メモリ装置の高集積化等に大きく寄与でき
るものである。
【図面の簡単な説明】
【図１】本発明によるビットライン分離制御信号発生手
段の実施例を示す回路図。
【図２】本発明によるビットライン分離制御及び等化信
号発生手段の実施例を示す回路図。
【図３】半導体メモリ装置における共有型センスアンプ
とその周辺の構成を示すブロック図。
【図４】従来のビットライン分離制御信号発生器の回路
図。
【符号の説明】
Ｖｐｐ 高電圧 φＩＳＯ ビットライン分離制御信号 φＥＱ 等化信号 ♯１〜♯３ アドレス信号
フロントページの続き (56)参考文献 特開 昭53−99832（ＪＰ，Ａ) 特開 昭58−211394（ＪＰ，Ａ) 特開 昭62−271295（ＪＰ，Ａ) 特開 昭59−38996（ＪＰ，Ａ) 特開 平２−273393（ＪＰ，Ａ) 特開 平１−140495（ＪＰ，Ａ) 特開 平３−58379（ＪＰ，Ａ) 特開 平３−78188（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも２つのブロックに分けられた
    メモリセルアレイに共有される共有型のセンスアンプ
    と、センスアンプを共有するビットラインに設けられた
    分離ゲートと、ビットライン対を等化する等化回路と、
    を有する半導体メモリ装置において、 発振器のポンピングクロックを用いたチャージポンプに
    より電源電圧を昇圧して出力するようになった別途の高
    電圧発生回路から得られる高電圧を、アドレス信号に応
    答して駆動し出力する高電圧ドライバと、高電圧ドライ
    バの出力に応じてブロック選択信号を出力するブロック
    選択信号ドライバと、前記高電圧をそれぞれ電圧源にし
    て並列接続され、高電圧ドライバの出力に応じて動作す
    る第１インバータ対、及び、前記高電圧を電圧源にして
    直列接続され、第１インバータ対の出力をそれぞれゲー
    トに受けて動作する第１トランジスタ対からなり、前記
    高電圧レベルのビットライン分離制御信号を分離ゲート
    に供給するビットライン分離制御信号ドライバと、前記
    高電圧をそれぞれ電圧源にして並列接続され、高電圧ド
    ライバの出力に応じて動作する第２インバータ対、及
    び、前記高電圧を電圧源にして直列接続され、第２イン
    バータ対の出力をそれぞれゲートに受けて動作する第２
    トランジスタ対からなり、前記高電圧レベルの等化信号
    を等化回路に供給する等化信号ドライバと、を備えたこ
    とを特徴とする半導体メモリ装置。
JP4320143A 1992-02-19 1992-11-30 半導体メモリ装置 Expired - Fee Related JPH0821235B2 (ja)

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