JPS62271295A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62271295A JPS62271295A JP61115313A JP11531386A JPS62271295A JP S62271295 A JPS62271295 A JP S62271295A JP 61115313 A JP61115313 A JP 61115313A JP 11531386 A JP11531386 A JP 11531386A JP S62271295 A JPS62271295 A JP S62271295A
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- JP
- Japan
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- bit line
- transistor
- capacitor
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000003990 capacitor Substances 0.000 claims abstract description 12
- 230000000694 effects Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概 要〕
相補ビット線対及び咳ビ、ト線対をショートするＦＥＴ
を有する半導体集積回路で、該ショートを迅速、確実に
行なえるようにした。
を有する半導体集積回路で、該ショートを迅速、確実に
行なえるようにした。
本発明は半導体集積回路、特にＳＩ？ＡＭ （スタティ
ック ランダム アクセス メモリ）のビット線対の短
絡回路に関する。
ック ランダム アクセス メモリ）のビット線対の短
絡回路に関する。
ＳＲＡＭ４よ一般にフリップフロップをメモリセルとし
、マトリクス状に配設されたワード線とビット線対の各
交点に該フリップフロップを接続してなる。ワード線を
選択する（ワード線のうちの一本を高電位に上げる）と
、各ビット線対は当該メモリセルの記憶状態（フリップ
フロップの一対のトランジスタのオン、オフ状態）に応
してＨ読み出しく中間へイ）レベル、Ｌ読み出しく中間
ロー）レベルになり、これにより又は該トランジスタの
オン、オフ状態に従ってピント線り）の電位差により記
憶データの読出しが行なわれる。
、マトリクス状に配設されたワード線とビット線対の各
交点に該フリップフロップを接続してなる。ワード線を
選択する（ワード線のうちの一本を高電位に上げる）と
、各ビット線対は当該メモリセルの記憶状態（フリップ
フロップの一対のトランジスタのオン、オフ状態）に応
してＨ読み出しく中間へイ）レベル、Ｌ読み出しく中間
ロー）レベルになり、これにより又は該トランジスタの
オン、オフ状態に従ってピント線り）の電位差により記
憶データの読出しが行なわれる。
このように、ワード線を選択する（読出しを行なう）と
ビット線対は一方のビア１−線がＨ読み出しレベル、他
方のビット線がＬ ＋＋７Ｅみ出しレベル、またはこの
逆になり、続いて池のワード線を選択すると、メモリセ
ルの記ｌ、αデークが逆ならビット線対はＨＪみ出しレ
ベルのビット線がＬ読み出しレベルに、Ｌ、ｉＡみ出し
レベルのビット線がＨ読み出しレベルに該メモリセルに
よりドライブされねばならない。メモリセルは、特に記
ｊＱ容量の大きなメモリでは小型、小駆動能力なので、
ビット線のＨ読み出し、Ｌ読み出しレベルを逆転させる
のは簡単でなく、時間がか−る。これではアクセスタイ
ムが大になるので、次のワード線選択を行なう前にビッ
ト線対を短絡することで等電位にリセフトすることが行
なわれている。
ビット線対は一方のビア１−線がＨ読み出しレベル、他
方のビット線がＬ ＋＋７Ｅみ出しレベル、またはこの
逆になり、続いて池のワード線を選択すると、メモリセ
ルの記ｌ、αデークが逆ならビット線対はＨＪみ出しレ
ベルのビット線がＬ読み出しレベルに、Ｌ、ｉＡみ出し
レベルのビット線がＨ読み出しレベルに該メモリセルに
よりドライブされねばならない。メモリセルは、特に記
ｊＱ容量の大きなメモリでは小型、小駆動能力なので、
ビット線のＨ読み出し、Ｌ読み出しレベルを逆転させる
のは簡単でなく、時間がか−る。これではアクセスタイ
ムが大になるので、次のワード線選択を行なう前にビッ
ト線対を短絡することで等電位にリセフトすることが行
なわれている。
第３図はこの短絡回路を示し、ＢＬ、ＢＬはビット線対
、Ｑｌはビット線ＢＬ、Ｂπを短絡するＭＯＳトランジ
スタ、Ｑ２．Ｑ３はビット線の負荷抵抗となるＭ ＯＳ
トランジスタである。勿論ｓＲＡ？＋には多数のビッ
ト線対とワード線対があり、これらの各交点にフリップ
フロップ型のメモリセルが接続されるが、図では１つの
ピント線対の一部のみ示す。
、Ｑｌはビット線ＢＬ、Ｂπを短絡するＭＯＳトランジ
スタ、Ｑ２．Ｑ３はビット線の負荷抵抗となるＭ ＯＳ
トランジスタである。勿論ｓＲＡ？＋には多数のビッ
ト線対とワード線対があり、これらの各交点にフリップ
フロップ型のメモリセルが接続されるが、図では１つの
ピント線対の一部のみ示す。
ワード線が選択され、当該ワード線に属するメモリセル
の記↑、ｑデータに従ってビット線対は一方がＨｆＥみ
出しレベル、他方がＩｊ売み出しレベル、またはこの逆
になるが、第３図では第４図に示すようにＢＬがＨ読み
出しレベル、ＢＬ、／ｌｌ＜Ｌ読み出しレベルになった
とする。この状態で読出しが行なわれ、次のワード線選
択に入る前にトランジスタＱ＋のゲートにビット線対の
短絡を指示する信号ＳＣが入る（信号ＳＣがＨレベルに
なる）。これによりトランジスタＱ１はオンになり、ビ
ット線ＢＬ、ＢＬをショートする。このショートでＢＬ
、ＢＬの電位は雨音の中間になる。例えばＢＬ＝ Ｂ
Ｌ ＝ Ｖ ｃｃ／ ２であると、次のワード線選択で
はＢＬ、ＢＬの一方はＶｃｃ／２より上り、他方は下す
、これはセルの力のみでＨＥＩＣみ出しレベルのビン１
線をＬ読み出しレベルに又はこの逆に反転させるより遥
かに容易であり、迅速に行なわれる。
の記↑、ｑデータに従ってビット線対は一方がＨｆＥみ
出しレベル、他方がＩｊ売み出しレベル、またはこの逆
になるが、第３図では第４図に示すようにＢＬがＨ読み
出しレベル、ＢＬ、／ｌｌ＜Ｌ読み出しレベルになった
とする。この状態で読出しが行なわれ、次のワード線選
択に入る前にトランジスタＱ＋のゲートにビット線対の
短絡を指示する信号ＳＣが入る（信号ＳＣがＨレベルに
なる）。これによりトランジスタＱ１はオンになり、ビ
ット線ＢＬ、ＢＬをショートする。このショートでＢＬ
、ＢＬの電位は雨音の中間になる。例えばＢＬ＝ Ｂ
Ｌ ＝ Ｖ ｃｃ／ ２であると、次のワード線選択で
はＢＬ、ＢＬの一方はＶｃｃ／２より上り、他方は下す
、これはセルの力のみでＨＥＩＣみ出しレベルのビン１
線をＬ読み出しレベルに又はこの逆に反転させるより遥
かに容易であり、迅速に行なわれる。
またトランジスタＱ＋は各ビット線対に１つあればよい
ので大型でもそれ程集積度を低下させることはなく、そ
して大型であれば駆動能力が大きいのでビット線対の短
絡を短時間で行なえる。即ち第４図の時間ｔ１を小にす
ることができ、次のワード線選択を直ちに行なうことが
できる。
ので大型でもそれ程集積度を低下させることはなく、そ
して大型であれば駆動能力が大きいのでビット線対の短
絡を短時間で行なえる。即ち第４図の時間ｔ１を小にす
ることができ、次のワード線選択を直ちに行なうことが
できる。
ところでＭＯＳ型の集積回路の電源はＶ ｃｃ＝ ５■
、Ｖｓｓ＝ＯＶが一般であり、短絡信号ＳＣもこの範囲
のもの、即ちＨレベルはＶｃｃ、ＬレベルはＶＳＳにな
る。しかしこの程度であると、第４図から明らかなよう
にＨレベルでもビット線との間に余り電位差Δ■がない
。電位差ΔＶはトランジスタＱＩのソース・ドレインに
対するゲート電圧になるので、これが小さいということ
はトランジスタＱ＋が充分にオンにならないという事で
あり、ビット線ＢＬ、ＢＬの電位のイコライズに時間が
か−る。
、Ｖｓｓ＝ＯＶが一般であり、短絡信号ＳＣもこの範囲
のもの、即ちＨレベルはＶｃｃ、ＬレベルはＶＳＳにな
る。しかしこの程度であると、第４図から明らかなよう
にＨレベルでもビット線との間に余り電位差Δ■がない
。電位差ΔＶはトランジスタＱＩのソース・ドレインに
対するゲート電圧になるので、これが小さいということ
はトランジスタＱ＋が充分にオンにならないという事で
あり、ビット線ＢＬ、ＢＬの電位のイコライズに時間が
か−る。
本発明はか＼る点を改善しようとするものであり、迅速
なビット線電位のイコライズを可能にしようとするもの
である。
なビット線電位のイコライズを可能にしようとするもの
である。
ｃ問題点を解決するための手段〕
第１図に示すように、本発明ではビット線ＢＬ、ＢＬの
短絡用のＭＯＳ）ランジスクＱ１のゲートと短絡信号Ｓ
Ｃの配線β１との間にコンデンサＣを介在させ、またこ
のコンデンサＣのプリチャージ用ＭＯ３Ｉ−ランジスク
Ｑ、、 Ｑ５、その制御用配線β２を設ける。その他
は第３図と同様である。
短絡用のＭＯＳ）ランジスクＱ１のゲートと短絡信号Ｓ
Ｃの配線β１との間にコンデンサＣを介在させ、またこ
のコンデンサＣのプリチャージ用ＭＯ３Ｉ−ランジスク
Ｑ、、 Ｑ５、その制御用配線β２を設ける。その他
は第３図と同様である。
このようにするとトランジスタＱ＋を充分にオンにして
迅速なピノ１−線対の短絡を行なうことができる。第２
図の波形図を参照してこれを詳細に説明すると、短絡信
号ＳＣがＬレベルのときプリチャージ信号ＰＣはＨレー
、ルであり、従ってｌ−ランジスタＱｌ、Ｑ５がオンで
コンデンサＣはビット線ＢＬ、百工により充電されこれ
らの中間の電位になる。なおトランジスタＱ４．Ｑ５は
小型、小駆動能力のもので、ビット線ＢＬ、ＢＬを短絡
する程の力はない。この状態でＰＣがり、ＳＣが■］に
なるとブートストラップ効果が生し、トランジスタＱＩ
のゲート電圧はＳＣ′ となり、Ｖｃｃ以上になる。従
って該トランジスタＱ＋ば充分にオンになり短時間Ｌ２
にＢＬ、ＢＬの電位をイコライズする。
迅速なピノ１−線対の短絡を行なうことができる。第２
図の波形図を参照してこれを詳細に説明すると、短絡信
号ＳＣがＬレベルのときプリチャージ信号ＰＣはＨレー
、ルであり、従ってｌ−ランジスタＱｌ、Ｑ５がオンで
コンデンサＣはビット線ＢＬ、百工により充電されこれ
らの中間の電位になる。なおトランジスタＱ４．Ｑ５は
小型、小駆動能力のもので、ビット線ＢＬ、ＢＬを短絡
する程の力はない。この状態でＰＣがり、ＳＣが■］に
なるとブートストラップ効果が生し、トランジスタＱＩ
のゲート電圧はＳＣ′ となり、Ｖｃｃ以上になる。従
って該トランジスタＱ＋ば充分にオンになり短時間Ｌ２
にＢＬ、ＢＬの電位をイコライズする。
またこの回路では、ブートスＩ・ランプのためのコンデ
ンサのプリチャージはビット線電位により行なうので、
余分な直流バス又はその他の付加回路を必要とせず、簡
単である。
ンサのプリチャージはビット線電位により行なうので、
余分な直流バス又はその他の付加回路を必要とせず、簡
単である。
以上説明したように本発明によれば簡単な手段でビット
線対の短絡を迅速、確実に行なうことが可能になり、甚
だ有効である。
線対の短絡を迅速、確実に行なうことが可能になり、甚
だ有効である。
第１図は本発明回路を示す回路図、
第２図は第１図の動作説明用波形図、
第３図は従来例を示す回路図、
第４図は第３図の動作説明用波形図である。
第１図でＢＬ、ＢＬはビット線、Ｑｌはビット線対を短
絡するＭｏｓ＋−ランジスタ、Ｃはコンデンサ、ｌ＋は
短絡信号ＳＣの配線、β２はプリチャージ信号ＰＣの配
線である。 本発日月回路）ホを回路２ 第１図 動イ乍脱８月田彼片多図 第２図
絡するＭｏｓ＋−ランジスタ、Ｃはコンデンサ、ｌ＋は
短絡信号ＳＣの配線、β２はプリチャージ信号ＰＣの配
線である。 本発日月回路）ホを回路２ 第１図 動イ乍脱８月田彼片多図 第２図
Claims (1)
- ビット線対（ＢＬ、＠ＢＬ＠）と、該ビット線対を短絡
するＭＯＳトランジスタ（Ｑ＿１）と、コンデンサ（Ｃ
）を介して該ＭＯＳトランジスタのゲートへ短絡信号（
ＳＣ）を供給する配線と、該コンデンサをビット線（Ｂ
Ｌ、＠ＢＬ＠）の電位でプリチャージする一対のＭＯＳ
トランジスタ（Ｑ＿４、Ｑ＿５）とを有することを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61115313A JPS62271295A (ja) | 1986-05-20 | 1986-05-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61115313A JPS62271295A (ja) | 1986-05-20 | 1986-05-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62271295A true JPS62271295A (ja) | 1987-11-25 |
Family
ID=14659526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61115313A Pending JPS62271295A (ja) | 1986-05-20 | 1986-05-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62271295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05258577A (ja) * | 1992-02-19 | 1993-10-08 | Samsung Electron Co Ltd | 半導体メモリ装置 |
-
1986
- 1986-05-20 JP JP61115313A patent/JPS62271295A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05258577A (ja) * | 1992-02-19 | 1993-10-08 | Samsung Electron Co Ltd | 半導体メモリ装置 |
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