CN1169578A - 半导体存储器 - Google Patents

Abstract

一种半导体存储器,包括具有第一至第四侧面的半导体芯片,沿第一侧面设置、带有电源电位电平或地电位电平的第一连线,沿与第一侧面相对的第二侧面设置、带有电源电位电平或地电位电平的第二连线以及设置在第一连线与第二连线之间的多个子阵列区域。多个存储单元和分别连接到存储单元的多个读出放大器设置在每个子阵列区域内。

Description

半导体存储器

本发明涉及半导体存储器，尤其涉及具有分块工作模式存储单元阵列的动态随机存取存储器(DRAM)。

以下的例子作为本领域中所使用的技术而众所周知。

图3表示块分模式的常规随机存取存储器的构造。图4为图3中A部的放大图。图5表示图3所示常规半导体存储器的读出放大器阵列的示意图。

通常，大容量DRAM具有一个存储器阵列，它由X译码器和Y译码器划分为4个子阵列区域。子阵列区域10和11位于芯片的上半侧，而子阵列区域12和13则位于芯片的下半侧。X译码器分别位于被定义在两个子区域之间的区域14。子阵列区域10和13位于芯片的左半侧，子阵列区域11和12位于芯片的右半侧。两个Y译码器分别位于被定义在两个子区域之间的区域15内。每个子阵列区域包括多个单元阵列区域23。每个单元阵列区域23内设置多个存储单元、多个位线对26和多条字线。

如图5所示，每个读出放大器列24包括多个读出放大器电路21和读出锁存电路22，所有读出放大器列位于子阵列区域的各个单元阵列区域23的左右两侧。顺便而言，每个读出锁存电路22都一个NMOS晶体管22A和一个PMOS晶体管22B。两个晶体管的栅极分别由读出锁存信号25控制，其中每个信号都有一个正相位和一个反相位。

电源线或电源连线16、17、18和19分别电连接到多个读出放大器列24，把子阵列区域包围了起来。电源连线16和17主要用于位于芯片上半侧的子阵列区域10和11的多个读出放大器列24，而电源连线18和19主要用于位于芯片下半侧的子阵列区域12和13的多个读出放大器列24。

当四个子阵列区域10、11、12和13分区工作时，位于上半侧的子阵列区域10和11先被同时激活而成为块A，位于下半侧的子阵列区域12和13先被同时激活而成为块B，块B激活的时间不同于块A。然而，采用此种块分区或分离，用作噪声源的电路偏向上电源或下电源。

也就是说，当每个块A被激活(即块A中的存储单元被选中)时，每个子阵列区域10和11的多个单元阵列同时被激活(被选中)，其两侧的读出放大器列24也被激活(执行读出锁存操作)。当PMOS晶体管22B和NMOS晶体管22A导通时，带电源电位电平Vdd(例如5V)的电源连线及其相应的读出放大器SA彼此电连接，带地电位电平Gnd(例如0V)的电源连线及其相应的读出放大器SA彼此电连接，每个读出放大器列24如图6所示那样被激活。

当每个读出放大器SA被激活时，在电源连线与每个读出放大器SA之间存在充电或放电，读出放大器SA放大存储在每个存储单元内的并已被传送到每对位线26的信息(箭头表示充电或放电的方式)。

然而，如图7所示，由于多个被激活的读出放大器列24偏向电源连线16和17，故在电源连线16和17中产生了较大的噪声(由于另一侧的块B未被激活，故电源连线18和19中无噪声存在)。在此噪声的影响下，每个读出放大器SA放大信息的速度变慢，最终将导致半导体存储器的低速工作。由此就有改善半导体存储器工作速度的必要。

鉴于上述情况，本发明的目的在于分散要被激活的读出放大器和存储单元。

本发明的另一目的在于分散或降低带电源电位电平或地电位电平的连线上所产生的噪声。

本发明的进一步目的在于改善读出放大器的工作速度。

本发明的再一目的是提供一种存取速度有所提高的半导体存储器。

为了达到上述目的，根据本发明的一个方面，提供本发明一种典型的半导体存储器，它包括：

具有第一至第四侧面的半导体芯片；

沿半导体芯片第一侧面设置并带电源电位电平或地电位电平的第一连线；

沿与第一侧面相对的第二侧面设置并带电源电位电平或地电位电平的第二连线；以及

设置在第一连线与第二连线之间的多个子阵列区域，每个子阵列区域包括多个存储单元和分别连接到存储单元的多个读出放大器，两者均设置在每个子阵列区域内，

分别连接到多个存储单元的多个读出放大器，读出放大器设置在每个子阵列内，

设置在子阵列区域之一的存储单元和读出放大器，这一子阵列区因对加到第一连线的的电位电平产生响应而被激活，

设置在另一子阵列区域的存储单元和读出放大器，这一子阵列区因对加到第二连线的电位电平产生响应而被激活，实际上它是与设置在上述一个子阵列区域的存储单元和读出放大器同时被激活的。

这里简述了本申请各个发明的几个典型例子。然而，从以下的描述中将可了解本申请的各个发明以及这些发明的特定结构。

尽管本说明书和权利要求书部分特别指出和清楚地阐明了被视为本发明的主体范围，但可以相信，从以下结合附图所作的描述中人们将能更好地理解本发明的目的和特征以及进一步的目的、特征和优点。

图1表示根据本发明第一个实施例的半导体存储器；

图2表示图1所示半导体存储器的操作；

图3表示一个常规的半导体存储器；

图4是图3所示半导体存储器中A部的放大图；

图5表示图3所示半导体存储器的读出放大器列；

图6表示图3所示半导体存储器工作时的电流通路；

图7表示图3所示半导体存储器工作时电源连线上产生的噪声；

图8表示根据本发明的第二个实施例所作出的半导体存储器；

图9说明图8所示的半导体存储器；

图10描述了图8所示的半导体存储器；

图11表示根据本发明第三个实施例所作出的半导体存储器；

图12表示根据本发明第四个实施例所作出的半导体存储器；

图13描述了图12所示的半导体存储器。

以下将参照附图详细描述本发明的较佳实施例。

图1典型地示出说明本发明第一个实施例的半导体存储器的一种块分隔模式。图2是用以描述图1所示半导体存储器工作的示意图。

如图所示，存储单元阵列由X和Y译码器划分为四个子阵列区域。

子阵列区域50和51设置在芯片的上半侧，子阵列区域52和53设置在芯片的下半侧。两个X译码器分别位于被定义在上子阵列区域50和51与下子阵列区域52和53之间的区域54。子阵列区域50和53设置在芯片的左半侧，子阵列区域51和52设置在芯片的右半侧。两个Y译码器分别位于芯片被定义在右侧的子阵列区域51和52与芯片左侧的子阵列区域50和53之间的区域55。

每个子阵列区域由多个单元阵列区域组成。每个单元阵列区域内设置多个存储单元、多个位线对和多条字线。如图5所示，每个读出放大器列24(相应于图2中的读出放大器列60)包括多个读出放大器电路21和一个读出锁存电路22，它们分别位于子阵列区域各个单元阵列区域的两侧，从左右方向可见。

电源线或电源连线56、57、58和59(对应于本实施例中的Vdd连线  56和58以及Gnd连线57和59)分别电连接到多个读出放大器列60，把子阵列区域50、51、52和53包围了起来。电源连线56和57主要用于位于芯片上半侧的子阵列区域50和51中的多个读出放大器列60，而电源连线58和59主要用于位于芯片下半侧的子阵列区域52和53中的多个读出放大器列60。

在上述第一个实施例中，存储单元阵列的子阵列区域50和52分别定义为块A，子阵列区域51和53分别定义为块B，以减低芯片内部产生的电源噪声，并提高每个读出放大器的放大速度。

当块A被激活时，子阵列区域50和52的多个单元阵列区域同时被激活，位于单元阵列区域两侧的读出放大器列也被激活。当每个读出放大器列被激活(即当执行读出锁存操作)时，在每一电源与每个读出放大器列之间发生充放电，从而使读出放大器放大存储在每个存储单元内的并已被传送到一对位线的信息。本实施例意味着可以单独选择每个子阵列区域内的特定单元(单元列)，而无需选择各个子阵列区域内的所有单元。此过程在其他实施例中是同样的。

在第一个实施例的块分隔模式中，同时激活的子阵列区域被相等地分散到电源连线56和57以及电源连线58和59。

由于同时激活的子阵列区域以上述交叉形式划分为块，故偏向上侧电源或下侧电源的噪声源可以在左侧和右侧向上和向下分散。与以前的技术相比，这就有可能降低图2所示的噪声。

这样，每个读出放大器放大信息的速度可以比以前的快。结果，芯片的存取速度可以加快。

接下来将描述本发明的第二个实施例。

图8典型地表示用来说明本发明第二个实施例的半导体存储器的块分隔模式。

本实施例的基本结构与第一个实施例的相似。然而，在本实施例中，各个子阵列区域被进一步划分为多个小子阵列区域，且各个子阵列区域内多个非邻接的小子阵列区域被设置为同时激活的阵列，即一个块，以有效地减低电源噪声并提高每个读出放大器的放大速度。图9给出特例1，例中各个子阵列区域分别被划分为两个小子阵列区域。图10给出特例2，例中各个子阵列区域分别被划分为四个小子阵列区域。

由于第二个实施例的操作与第一个实施例的相同，故省略了对其操作的描述。现在考虑当块A按实例的方式激活时，电源连线内所产生的噪声。如图7所示，在常规电路中，噪声源偏向于上侧的电源连线16和17。如图2所示，在第一个实施例中，噪声源偏向上电源连线56和57的左压焊点附近和下电源连线58和59的右压焊点附近。然而，在第二个实施例中，由于同时激活的子阵列区域分别被划分为格子形式的块，故上述噪声源并不偏。此外，由于噪声源分散在整个芯片，电源连线可以被有效地利用。

由此可以有效地减低噪声并提供均匀的功耗。与以前相比，每个读出放大器放大信息的速度可以更快。

接下来将描述本发明的第三个实施例。

图11表示说明本发明第三个实施例的半导体存储器的块分隔模式的结构。

第三个实施例其基本结构与以前的技术相同。然而，电源连线92和93以及电源连线94和95设置成与被定义在右子阵列区域与左子阵列区域之间的区域91相交叉。

由于根据本实施例的半导体存储器的操作与根据第一个实施例的相同，故省略了对其的描述。

根据第三个实施例，仅仅通过改变电源连线的布线而不改变电路结构，可以使噪声源分散，以减低电源噪声。

这样，每个读出放大器放大信息的速度可以比以前更快，对芯片的存取时间将由此而缩短。

接下来将描述本发明的第四个实施例。

图12典型地表示出说明本发明第四个实施例的半导体存储器的块分隔模式。

第四个实施例的基本结构与以前的技术相似。然而，在本实施例中，沿各个子阵列区域外缘设置的电源连线被取消并合并成一条(连线之间的宽度定义为上述宽度的两倍)。即，它们设置在被定义在上子阵列区域与下子阵列区域之间的区域101内。电源连线在上侧和下侧的子阵列区域之间被分享。

本实施例的基本操作与以前的技术相同。然而，由于电源连线102和103单独位于区域101内，电荷的充放电如图13所示。

在常规电路中，由于噪声源偏向上电源或下电源，故位于另一侧的电源是不采用的。

根据第四个实施例，上下电源连线集合成一条，它们在区域101内的布置将允许有效地利用该电源连线，而无需改变芯片的尺寸。这样就能以类似于第一和第三个实施例的方式获得减低噪声的效果。

当然，本发明并不局限于上述实施例。根据本发明的精神还可以作出各种变化和修改，它们仍属于本发明的范围，这就不用说了。

根据以上的详细描述，本发明可以带来以下的各种优点。

(1)由于同时激活的子阵列区域按交叉形式划分为块，以前偏向上电源或下电源连线的噪声源可以分布在左侧和右侧的上部和下部。与以前的技术相比，这可以减低噪声。

这样，每个读出放大器放大信息的速度能比以前更快，由此对芯片的存取时间可以缩短。

(2)由于同时激活的子阵列区域按格子形式划分为块，可以防止噪声源偏向。此外，由于子阵列区域分散在整个芯片，故可以有效地利用电源连线。

这样，可以有效地减低噪声，并可实现均匀的功耗。此外，每个读出放大器放大信息的速度可以比以前的更快。

(3)只要改变电源连线的布线，无需改变电路或电路结构就可以分散噪声源，从而减低电源噪声。

这样，每个读出放大器放大信息的速度就可以比以前的更快，对芯片的存取时间也可由此缩短。

(4)通过将上和下电源连线集合成一条，并将它设置在预定的区域，无需改变芯片尺寸即可有效地利用电源连线，并取得减低噪声的效果。

尽管本发明是参照所述实施例描述的，但并不想用局限的含义来解释该描述。本领域的熟练人员根据以上描述还可对所述实施例作出各种修改，以及对本发明作出其他的实施例。因此，所附的权利要求书将覆盖属于本发明范围的这类修改或其他的实施例。

Claims (11)

1.一种半导体存储器，其特征在于包括：

具有第一至第四侧面的半导体芯片；

沿所述半导体芯片第一侧面设置并带电源电位电平或地电位电平的第一连线；

沿与第一侧面相对的第二侧面设置并带电源电位电平或地电位电平的第二连线；以及

设置在所述第一连线与第二连线之间的多个子阵列区域，所述每个子阵列区域包括多个存储单元和分别连接到所述存储单元的多个读出放大器，所述存储单元和所述读出放大器均设置在每个子阵列区域内，

设置在一个所述子阵列区域的所述存储单元和所述读出放大器，该子阵列区因响应于加到所述第一连线的电位电平而被激活，

设置在另一个所述子阵列区域的所述存储单元和读出放大器，该子阵列区因响应加到所述第二连线的电位电平，与设置在所述一个子阵列区域的所述存储器和所述读出放大器同时被激活。

2.如权利要求1所述的半导体存储器，其特征在于，所述的每个子阵列区域包括：

沿第一侧面设置的第一和第二子阵列区域，

沿第二侧面设置的第三和第四子阵列区域，

设置在所述第一子阵列区域的所述存储单元和所述读出放大器，在第一时刻因响应加到所述第一连线的电位电平而被激活，

设置在所述第三子阵列区域的所述存储单元和所述读出放大器，在第一时刻因响应加到所述第二连线的电位电平而被激活，

设置在所述第二子阵列区域的所述存储单元和所述读出放大器，在第二时刻因响应加到所述第一连线的电位电平而被激活，

设置在所述第四子阵列区域的所述存储单元和所述读出放大器，在第二时刻因响应加到所述第二连线的电位电平而被激活。

3.如权利要求2所述的半导体存储器，其特征在于，所述第一子阵列区域和第三子阵列区域设置在相对所述半导体芯片上的一点相互对称的位置上。

4.如权利要求2所述的半导体存储器，其特征在于，设置在所述第一子阵列区域并在第一时间被激活的所述存储单元和所述读出放大器，分别为所述第一子阵列区域设置的所述存储单元和所述读出放大器的半数。

5.如权利要求4所述的半导体存储器，其特征在于，对应于所述半数的所述被激活的存储单元和所述读出放大器以格子形式设置在所述每个子阵列区域内。

6.如权利要求2所述的半导体存储器，其特征在于，设置在所述第一子阵列区域并在第一时间被激活的所述存储单元和所述读出放大器位于所述半导体芯片的第三侧侧面，设置在所述第一子阵列区域并在第二时间被激活的所述存储单元和所述读出放大器位于所述半导体芯片的第四侧侧面。

7.如权利要求2所述的半导体存储器，其特征在于，设置在所述第一子阵列区域并在第一时间被激活的所述存储单元和所述读出放大器，以及设置在所述第一子阵列区域并在第二时间被激活的所述存储单元和所述读出放大器分别交替设置成从第三侧面延伸到第四侧面。

8.一种半导体存储器，其特征在于包括：

半导体芯片，它具有第一侧面、邻近第一侧面的第二和第三侧面以及与第一侧面相对的第四侧面；

沿所述第二侧面一边的第一侧面设置并带电源电位电平或地电位电平的第一连线；

沿所述第三侧面一边的第一侧面设置并带电源电位电平或地电位电平的第二连线；

沿所述第二侧面一边的第四侧面设置并带电源电位电平或地电位电平的第三连线；

沿所述第三侧面一边的第四侧面设置并带电源电位电平或地电位电平的第四连线；

在所述半导体芯片上形成，并将所述第一连线和所述第四连线彼此连接在一起的第五连线；

在所述半导体芯片上形成，并将所述第二连线和所述第三连线彼此连接在一起的第六连线；

设置在所述半导体芯片上的多个子阵列区域，每个所述子阵列区域包括多个存储单元和分别连接到所述多个存储单元的多个读出放大器，所述存储单元和所述读出放大器均设置在每个子阵列区域内，

设置在所述多个子阵列区域之一的所述存储单元和所述读出放大器，这些子阵列区因响应加到所述第一连线的电位电平而被激活，

设置在所述多个子阵列区域的另一个区域的所述存储单元和所述读出放大器，这些子阵列区域因响应加到所述第二连线的电位电平，与设置在所述多个子阵列区域之一的所述存储器和所述读出放大器同时被激活。

9.如权利要求8所述的半导体存储器，其特征在于，所述子阵列区域包括：

沿所述第一连线设置的第一子阵列区域，

沿所述第二连线设置的第二子阵列区域，

沿所述第三连线设置的第三子阵列区域，

沿所述第四连线设置的第四子阵列区域，

设置在所述第一子阵列区域的所述存储单元和所述读出放大器，在第一时刻因响应加到所述第一连线的电位电平而被激活，

设置在所述第二子阵列区域的所述存储单元和所述读出放大器，在第一时刻因响应加到所述第二连线的电位电平而被激活，

设置在所述第三子阵列区域的所述存储单元和所述读出放大器，在第二时刻因响应加到所述第三连线的电位电平而被激活，

设置在所述第四子阵列区域的所述存储单元和所述读出放大器，在第二时刻因响应加到所述第四连线的电位电平而被激活。

10.一种半导体存储器，其特征在于包括：

半导体芯片，它具有第一侧面、邻近第一侧面的第二和第三侧面以及与第一侧面相对的第四侧面；

至少一条电源连线，它从第二侧面的真正中点延伸到第三侧面的真正中点，并带有电源电位电平或地电位电平；

沿第一侧面设置的第一和第二子阵列区域，在其中设置多个存储单元和分别连接到所述存储单元的多个读出放大器的每个所述子阵列区域；以及

沿第四侧面设置的第三和第四子阵列区域，每个所述子阵列区域中设置多个存储单元和分别连接到所述存储单元的多个读出放大器；

设置在所述第一和第二子阵列区域的所述存储单元和所述读出放大器，这些子阵列区因响应加到所述电源连线的电位电平而被基本上同时被激活。

11.如权利要求10所述的半导体存储器，其特征在于，设置在所述第一和第二子阵列区域的所述存储单元和所述读出放大器在第一时间被激活，设置在所述第三和第四子阵列区域的所述存储单元和所述读出放大器在第二时刻因响应加到所述电源连线的电位电平而被激活。

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