JPH10107211A - テスト容易化回路 - Google Patents
テスト容易化回路Info
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- JPH10107211A JPH10107211A JP8260456A JP26045696A JPH10107211A JP H10107211 A JPH10107211 A JP H10107211A JP 8260456 A JP8260456 A JP 8260456A JP 26045696 A JP26045696 A JP 26045696A JP H10107211 A JPH10107211 A JP H10107211A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】論理ＬＳＩの量産テストにおいて、回路規模や
テスト時間、コスト等を増大させず、故障検出率を容易
に向上させることができるテスト容易化回路を提供する
こと。 【解決手段】予めパッド数の決められたベースアレイを
用いて設計されるセミカスタムＬＳＩにおいて、所定数
のパッドの内、未使用のパッドの代わりに、パッケージ
のピンからは出力されない内部信号が接続されたテスト
パッドを配置し、このテストパッドにより、ウェハープ
ローブテスト時に、パッケージのピンからは出力されな
い内部信号をテストすることにより、上記課題を解決す
る。
テスト時間、コスト等を増大させず、故障検出率を容易
に向上させることができるテスト容易化回路を提供する
こと。 【解決手段】予めパッド数の決められたベースアレイを
用いて設計されるセミカスタムＬＳＩにおいて、所定数
のパッドの内、未使用のパッドの代わりに、パッケージ
のピンからは出力されない内部信号が接続されたテスト
パッドを配置し、このテストパッドにより、ウェハープ
ローブテスト時に、パッケージのピンからは出力されな
い内部信号をテストすることにより、上記課題を解決す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイ等の
セミカスタムＬＳＩの量産テストの良否判定を容易化す
るためのテスト容易化回路に関するものである。
セミカスタムＬＳＩの量産テストの良否判定を容易化す
るためのテスト容易化回路に関するものである。
【０００２】
【従来の技術】従来より、ＬＳＩの量産テストにおいて
は、一般的に、ＬＳＩの内部回路に基づいて、その回路
接続情報であるネットリストを作成し、このネットリス
トに基づいて、ＬＳＩをテストするためのテストパター
ンを予め作成しておき、このテストパターンを用いて、
例えばＬＳＩテスターにより、ＬＳＩの入力ピンに信号
を与え、その出力ピンから出力される信号を期待値と比
較することにより、その良否の判定が行われている。
は、一般的に、ＬＳＩの内部回路に基づいて、その回路
接続情報であるネットリストを作成し、このネットリス
トに基づいて、ＬＳＩをテストするためのテストパター
ンを予め作成しておき、このテストパターンを用いて、
例えばＬＳＩテスターにより、ＬＳＩの入力ピンに信号
を与え、その出力ピンから出力される信号を期待値と比
較することにより、その良否の判定が行われている。
【０００３】しかしながら、ＬＳＩの集積度が高くな
り、その機能が複雑になって回路規模が増大するにつ
れ、回路故障（欠陥）の発生率が増加するとともに、そ
の回路故障を検出するためのテストパターンも複雑化す
る傾向にある。このため、ＬＳＩのテストを容易化する
ために、また、ＬＳＩの制御性や観測性を向上させ、テ
ストパターンによるＬＳＩの故障検出率を向上させるた
めに、従来より様々なテスト容易化回路が用いられてい
る。
り、その機能が複雑になって回路規模が増大するにつ
れ、回路故障（欠陥）の発生率が増加するとともに、そ
の回路故障を検出するためのテストパターンも複雑化す
る傾向にある。このため、ＬＳＩのテストを容易化する
ために、また、ＬＳＩの制御性や観測性を向上させ、テ
ストパターンによるＬＳＩの故障検出率を向上させるた
めに、従来より様々なテスト容易化回路が用いられてい
る。
【０００４】例えば、従来のテスト容易化回路の代表的
なものとしては、スキャンパス回路やクロスチェック等
がある。
なものとしては、スキャンパス回路やクロスチェック等
がある。
【０００５】まず、スキャンパス回路は、フリップフロ
ップ等の記憶素子をスキャンパス用の記憶素子に置換
し、これらのスキャンパス用の記憶素子をチェーン状に
接続したもので、ＬＳＩの外部から信号を与えて、スキ
ャンパス用の記憶素子に任意の値を設定したり、スキャ
ンパス用の記憶素子に保持されている値を読み出すこと
ができるため、ＬＳＩのテストを容易化することがで
き、制御性および観測性が向上され、故障検出率を向上
させることができる。
ップ等の記憶素子をスキャンパス用の記憶素子に置換
し、これらのスキャンパス用の記憶素子をチェーン状に
接続したもので、ＬＳＩの外部から信号を与えて、スキ
ャンパス用の記憶素子に任意の値を設定したり、スキャ
ンパス用の記憶素子に保持されている値を読み出すこと
ができるため、ＬＳＩのテストを容易化することがで
き、制御性および観測性が向上され、故障検出率を向上
させることができる。
【０００６】しかし、スキャンパス回路においては、フ
リップフロップをスキャンパス用の記憶素子に置換する
ため、例えば１５％前後回路規模が増大するという問題
点があるし、スキャンパス回路を追加するために、開発
日数が増大して製品化が遅れるという問題点もある。ま
た、回路規模が大きくなると、テストパターン数も増大
し、これらが計算機の限界を超えると、シミュレーショ
ンができなくなったり、シミュレーション時間が増大し
てコスト高になるという問題点もある。
リップフロップをスキャンパス用の記憶素子に置換する
ため、例えば１５％前後回路規模が増大するという問題
点があるし、スキャンパス回路を追加するために、開発
日数が増大して製品化が遅れるという問題点もある。ま
た、回路規模が大きくなると、テストパターン数も増大
し、これらが計算機の限界を超えると、シミュレーショ
ンができなくなったり、シミュレーション時間が増大し
てコスト高になるという問題点もある。
【０００７】また、クロスチェックは、例えばＬＳＩの
内部をメッシュ状に区切り、その交点の部分に存在する
内部ノードの値を読み出せるように、内部回路内に内部
ノードの電位テスト用回路を予め組み込んでおくもので
ある。しかし、クロスチェックにおいては、電位テスト
用回路を組み込むため、チップ面積が大きくなり、コス
ト高になるという問題点があるし、これ以外にも、高速
にテストを行うことができないという別の問題点もあ
る。
内部をメッシュ状に区切り、その交点の部分に存在する
内部ノードの値を読み出せるように、内部回路内に内部
ノードの電位テスト用回路を予め組み込んでおくもので
ある。しかし、クロスチェックにおいては、電位テスト
用回路を組み込むため、チップ面積が大きくなり、コス
ト高になるという問題点があるし、これ以外にも、高速
にテストを行うことができないという別の問題点もあ
る。
【０００８】これに対し、スキャンパス回路やクロスチ
ェック等のテスト容易化回路を用いていないＬＳＩにお
いては、既に述べたように、入力ピンを介して信号を与
えることによって、ＬＳＩの内部を所望の状態に遷移さ
せ、出力ピンから出力される信号を期待値と比較した
り、スタンバイ電流を測定するなどして、内部回路の故
障を検出している。
ェック等のテスト容易化回路を用いていないＬＳＩにお
いては、既に述べたように、入力ピンを介して信号を与
えることによって、ＬＳＩの内部を所望の状態に遷移さ
せ、出力ピンから出力される信号を期待値と比較した
り、スタンバイ電流を測定するなどして、内部回路の故
障を検出している。
【０００９】しかしながら、回路規模が大きくなり、し
かもピン数が少ない論理ＬＳＩ、例えば画像データ圧縮
用のＬＳＩ等においては、１／１０倍、１／５０倍に画
像データを圧縮すると、入力データに対して出力データ
の方が極端に少なくなるため、内部回路の故障を検出す
るために、膨大な量のテストパターンを必要とし、その
結果、テスト時間やテストコストが増大するし、計算機
の限界を超えると、シミュレーションができないという
問題点がある。
かもピン数が少ない論理ＬＳＩ、例えば画像データ圧縮
用のＬＳＩ等においては、１／１０倍、１／５０倍に画
像データを圧縮すると、入力データに対して出力データ
の方が極端に少なくなるため、内部回路の故障を検出す
るために、膨大な量のテストパターンを必要とし、その
結果、テスト時間やテストコストが増大するし、計算機
の限界を超えると、シミュレーションができないという
問題点がある。
【００１０】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、論理ＬＳＩの量
産テストにおいて、回路規模やテスト時間、コスト等を
増大させず、故障検出率を容易に向上させることができ
るテスト容易化回路を提供することにある。
従来技術に基づく問題点をかえりみて、論理ＬＳＩの量
産テストにおいて、回路規模やテスト時間、コスト等を
増大させず、故障検出率を容易に向上させることができ
るテスト容易化回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、予めパッド数の決められたベースアレイ
を用いて設計されるセミカスタムＬＳＩに適用されるテ
スト容易化回路であって、所定数の前記パッドの内、未
使用のパッドの代わりに配置され、パッケージのピンか
らは出力されない内部信号が接続され、前記パッケージ
のピンには接続されないウェハープローブテスト用のテ
ストパッドを有することを特徴とするテスト容易化回路
を提供するものである。
に、本発明は、予めパッド数の決められたベースアレイ
を用いて設計されるセミカスタムＬＳＩに適用されるテ
スト容易化回路であって、所定数の前記パッドの内、未
使用のパッドの代わりに配置され、パッケージのピンか
らは出力されない内部信号が接続され、前記パッケージ
のピンには接続されないウェハープローブテスト用のテ
ストパッドを有することを特徴とするテスト容易化回路
を提供するものである。
【００１２】ここで、前記テストパッドは、前記内部信
号を保持する記憶素子と、この記憶素子に保持された内
部信号または別のテストパッドの記憶素子に保持された
内部信号のいずれかを選択的に出力するマルチプレクサ
とを有するのが好ましい。また、上記テスト容易化回路
であって、さらに、前記マルチプレクサの出力を、前記
パッケージのピンに接続されるパッドを介して出力する
マルチプレクサを有するのが好ましい。
号を保持する記憶素子と、この記憶素子に保持された内
部信号または別のテストパッドの記憶素子に保持された
内部信号のいずれかを選択的に出力するマルチプレクサ
とを有するのが好ましい。また、上記テスト容易化回路
であって、さらに、前記マルチプレクサの出力を、前記
パッケージのピンに接続されるパッドを介して出力する
マルチプレクサを有するのが好ましい。
【００１３】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のテスト容易化回路を詳細に説
明する。
施例に基づいて、本発明のテスト容易化回路を詳細に説
明する。
【００１４】図１は、本発明のテスト容易化回路を用い
るセミカスタムＬＳＩの一実施例の構成回路図である。
図示例のセミカスタムＬＳＩは、ゲートアレイ等のよう
に、予めパッド数やゲート数、チップサイズ等が決めら
れたベースアレイをユーザーの論理に応じてカスタマイ
ズしたものであって、内部回路１０、パッケージのピン
に接続される入出力パッド１２、パッケージのピンには
接続されない本発明のテスト容易化回路となるテストパ
ッド１４等を有している。
るセミカスタムＬＳＩの一実施例の構成回路図である。
図示例のセミカスタムＬＳＩは、ゲートアレイ等のよう
に、予めパッド数やゲート数、チップサイズ等が決めら
れたベースアレイをユーザーの論理に応じてカスタマイ
ズしたものであって、内部回路１０、パッケージのピン
に接続される入出力パッド１２、パッケージのピンには
接続されない本発明のテスト容易化回路となるテストパ
ッド１４等を有している。
【００１５】ここで、内部回路１０は、ユーザーの設計
による論理回路を構成するものであって、図示例におい
ては、その一部が概念的にＮＡＮＤゲート１６やインバ
ータ１８等の論理ゲートにより示されている。また、図
示していないが、この内部回路１０への入力信号および
内部回路１０からの出力信号は、パッケージのピンに接
続される入力パッド、出力パッド、入出力パッド等のユ
ーザーにより定義されたパッドを介して入力および出力
される。
による論理回路を構成するものであって、図示例におい
ては、その一部が概念的にＮＡＮＤゲート１６やインバ
ータ１８等の論理ゲートにより示されている。また、図
示していないが、この内部回路１０への入力信号および
内部回路１０からの出力信号は、パッケージのピンに接
続される入力パッド、出力パッド、入出力パッド等のユ
ーザーにより定義されたパッドを介して入力および出力
される。
【００１６】入出力パッド１２は、ユーザーにより定義
されたパッドの一例を示すもので、パッケージ封止後に
は、パッケージのピンに接続されるものである。なお、
図示例においては、ユーザーにより定義されたパッドと
して、入出力パッド１２だけしか図示していないが、ユ
ーザーにより定義されるパッドとしては、入出力パッド
以外にも、例えば入力パッド、出力パッド、クロックパ
ッド、電源パッド等の様々なパッドがあることは言うま
でもないことである。
されたパッドの一例を示すもので、パッケージ封止後に
は、パッケージのピンに接続されるものである。なお、
図示例においては、ユーザーにより定義されたパッドと
して、入出力パッド１２だけしか図示していないが、ユ
ーザーにより定義されるパッドとしては、入出力パッド
以外にも、例えば入力パッド、出力パッド、クロックパ
ッド、電源パッド等の様々なパッドがあることは言うま
でもないことである。
【００１７】図示例において、入出力パッド１２は、ス
リーステート出力バッファ２０、入力バッファ２２およ
び電極２４を有している。スリーステート出力バッファ
２０には、後述するマルチプレクサ２６を介して、内部
回路１０から出力される内部信号またはテストパッドを
構成するマルチプレクサ３０の出力のいずれかが入力さ
れ、その出力は、入力バッファ２２および電極２４に接
続されている。また、入力バッファ２２の出力は内部回
路１０に入力されている。
リーステート出力バッファ２０、入力バッファ２２およ
び電極２４を有している。スリーステート出力バッファ
２０には、後述するマルチプレクサ２６を介して、内部
回路１０から出力される内部信号またはテストパッドを
構成するマルチプレクサ３０の出力のいずれかが入力さ
れ、その出力は、入力バッファ２２および電極２４に接
続されている。また、入力バッファ２２の出力は内部回
路１０に入力されている。
【００１８】ゲートアレイ等のセミカスタムＬＳＩにお
いては、通常、予めパッド数やゲート数、チップサイズ
等が決められた複数種のベースアレイの中から、ユーザ
ーの回路に適したベースアレイを選択して設計する。こ
のとき、製品によっては、図２に示されるように、半数
以上のパッドが未使用になるものもある。この未使用パ
ッドは、パッケージのピンには接続されず、通常、隣接
するパッド間に電源線およびグランド線だけを接続する
ためのパッドが使用される。
いては、通常、予めパッド数やゲート数、チップサイズ
等が決められた複数種のベースアレイの中から、ユーザ
ーの回路に適したベースアレイを選択して設計する。こ
のとき、製品によっては、図２に示されるように、半数
以上のパッドが未使用になるものもある。この未使用パ
ッドは、パッケージのピンには接続されず、通常、隣接
するパッド間に電源線およびグランド線だけを接続する
ためのパッドが使用される。
【００１９】例えば、２８０個のパッドを有するベース
アレイを用いて設計を行い、１４４個のパッドをユーザ
ーが使用したとすれば、これらの１４４個のパッドとし
ては、ユーザーにより定義されたパッドが配置され、パ
ッケージ封止後にはパッケージのピンに接続される。一
方、残りの１３６個のパッドとしては、上記未使用パッ
ドが配置され、これらの未使用パッドは、パッケージ封
止後にパッケージのピンには接続されない。
アレイを用いて設計を行い、１４４個のパッドをユーザ
ーが使用したとすれば、これらの１４４個のパッドとし
ては、ユーザーにより定義されたパッドが配置され、パ
ッケージ封止後にはパッケージのピンに接続される。一
方、残りの１３６個のパッドとしては、上記未使用パッ
ドが配置され、これらの未使用パッドは、パッケージ封
止後にパッケージのピンには接続されない。
【００２０】本発明のテスト容易化回路を構成するテス
トパッド１４は、本来、上記未使用パッドが配置される
部分に、未使用パッドの代わりに配置されたものであっ
て、パッケージ封止後にパッケージのピンには接続され
ず、基本的に、ウェハープローブテストのときに、パッ
ケージのピンからは出力されない内部信号をプローブし
て、内部回路１０の故障を検出するための出力パッドで
ある。図示例のテストパッド１４は、フリップフロップ
２８、マルチプレクサ３０、出力バッファ３２および電
極３４を有している。
トパッド１４は、本来、上記未使用パッドが配置される
部分に、未使用パッドの代わりに配置されたものであっ
て、パッケージ封止後にパッケージのピンには接続され
ず、基本的に、ウェハープローブテストのときに、パッ
ケージのピンからは出力されない内部信号をプローブし
て、内部回路１０の故障を検出するための出力パッドで
ある。図示例のテストパッド１４は、フリップフロップ
２８、マルチプレクサ３０、出力バッファ３２および電
極３４を有している。
【００２１】クロック信号φにより制御されるフリップ
フロップ２８には、負荷低減用バッファ３６を介して、
パッケージのピンからは出力されない内部信号が入力さ
れている。マルチプレクサ３０の一方の入力端子にはフ
リップフロップ２８の出力Ｑが接続され、その他方の入
力端子は、グランドまたは隣接するテストパッド１４の
マルチプレクサ３０の出力Ｑに接続されている。また、
出力バッファ３２には、フリップフロップ２８の出力Ｑ
が入力され、出力バッファ３２の出力は電極３４に接続
されている。
フロップ２８には、負荷低減用バッファ３６を介して、
パッケージのピンからは出力されない内部信号が入力さ
れている。マルチプレクサ３０の一方の入力端子にはフ
リップフロップ２８の出力Ｑが接続され、その他方の入
力端子は、グランドまたは隣接するテストパッド１４の
マルチプレクサ３０の出力Ｑに接続されている。また、
出力バッファ３２には、フリップフロップ２８の出力Ｑ
が入力され、出力バッファ３２の出力は電極３４に接続
されている。
【００２２】本発明のテスト容易化回路によれば、ウェ
ハープローブテストのときに、ウェハープローバーによ
ってテストパッド１４の電極３４をプローブすることに
より、パッケージのピンからは出力されない内部信号を
テストすることができるため、故障検出率を容易に向上
させることができる。また、内部信号の負荷を低減する
ための負荷低減用バッファ３６を介して、未使用パッド
の代わりに配置されたテストパッド１４に接続するだけ
なので、大幅な回路の増大がないという利点もある。
ハープローブテストのときに、ウェハープローバーによ
ってテストパッド１４の電極３４をプローブすることに
より、パッケージのピンからは出力されない内部信号を
テストすることができるため、故障検出率を容易に向上
させることができる。また、内部信号の負荷を低減する
ための負荷低減用バッファ３６を介して、未使用パッド
の代わりに配置されたテストパッド１４に接続するだけ
なので、大幅な回路の増大がないという利点もある。
【００２３】さらに、図示例のテストパッド１４におい
ては、マルチプレクサ３０が、フリップフロップ２８の
出力Ｑまたは隣接するテストパッド１４のマルチプレク
サ３０の出力Ｑのいずれかを選択的に出力することがで
き、その出力は、マルチプレクサ２６を介して、ユーザ
ーにより定義された入出力パッド１２に接続されてい
る。これにより、パッケージ後のテストのときに、本来
パッケージのピンからは出力されない内部信号を、パッ
ケージ封止後のパッケージのピンから出力させることも
できる。
ては、マルチプレクサ３０が、フリップフロップ２８の
出力Ｑまたは隣接するテストパッド１４のマルチプレク
サ３０の出力Ｑのいずれかを選択的に出力することがで
き、その出力は、マルチプレクサ２６を介して、ユーザ
ーにより定義された入出力パッド１２に接続されてい
る。これにより、パッケージ後のテストのときに、本来
パッケージのピンからは出力されない内部信号を、パッ
ケージ封止後のパッケージのピンから出力させることも
できる。
【００２４】なお、本発明のテスト容易化回路は、上記
実施例だけに限定されるものではなく、基本的に、ウェ
ハープローブテスト用に内部信号が接続され、かつ、パ
ッケージのピンには接続されないテストパッドを有して
いるものであって、ウェハープローブテスト用だけであ
れば、例えば通常の出力パッド等を用いることもでき
る。また、上記実施例において、テストパッド１４は、
フリップフロップ２８およびマルチプレクサ３０を有
し、パッケージ封止後のテストのときに、テストパッド
１４に接続された内部信号をパッケージのピンから出力
することができるようにしているが、その回路構成も特
に限定されるものではない。
実施例だけに限定されるものではなく、基本的に、ウェ
ハープローブテスト用に内部信号が接続され、かつ、パ
ッケージのピンには接続されないテストパッドを有して
いるものであって、ウェハープローブテスト用だけであ
れば、例えば通常の出力パッド等を用いることもでき
る。また、上記実施例において、テストパッド１４は、
フリップフロップ２８およびマルチプレクサ３０を有
し、パッケージ封止後のテストのときに、テストパッド
１４に接続された内部信号をパッケージのピンから出力
することができるようにしているが、その回路構成も特
に限定されるものではない。
【００２５】本発明のテスト容易化回路は、基本的に以
上のようなものであり、本発明のテスト容易化回路を用
いたセミカスタムＬＳＩは、基本的に、以上のような構
成を有するものである。次に、図３に示されるセミカス
タムＬＳＩの試作および選別工程のフローチャートを参
照しながら、本発明のテスト容易化回路を用いたセミカ
スタムＬＳＩのテスト工程について説明する。
上のようなものであり、本発明のテスト容易化回路を用
いたセミカスタムＬＳＩは、基本的に、以上のような構
成を有するものである。次に、図３に示されるセミカス
タムＬＳＩの試作および選別工程のフローチャートを参
照しながら、本発明のテスト容易化回路を用いたセミカ
スタムＬＳＩのテスト工程について説明する。
【００２６】同図に示されるように、試作後のＬＳＩチ
ップは、まず、ウェハープローブテストにより、ウェハ
ーの状態での良否がテストされる。
ップは、まず、ウェハープローブテストにより、ウェハ
ーの状態での良否がテストされる。
【００２７】ウェハープローブテストにおいては、ウェ
ハープローバーにより、テストパッド１４や入出力パッ
ド１２の電極２４，３４がプローブされる。入出力パッ
ド１２に接続された内部信号は、入出力パッド１２の電
極２４を介して出力され、テストパッド１４に接続され
た内部信号は、例えば図４（ａ）に示されるように、ク
ロック信号φを与えることによりフリップフロップ２８
にラッチされ、テストパッド１４の電極３４を介して出
力される。
ハープローバーにより、テストパッド１４や入出力パッ
ド１２の電極２４，３４がプローブされる。入出力パッ
ド１２に接続された内部信号は、入出力パッド１２の電
極２４を介して出力され、テストパッド１４に接続され
た内部信号は、例えば図４（ａ）に示されるように、ク
ロック信号φを与えることによりフリップフロップ２８
にラッチされ、テストパッド１４の電極３４を介して出
力される。
【００２８】本発明のテスト容易化回路を用いるセミカ
スタムＬＳＩにおいては、ウェハープローブテスト時
に、パッケージのピンから出力される内部信号はもちろ
ん、パッケージのピンからは出力されない内部信号をテ
ストパッド１４を介して出力させることができるため、
図５に示されるように、従来のテスト方法に比べて、内
部回路の観測性が向上される等テストパターンの品質が
向上され、テストパターンにより故障検出率を向上させ
ることができる。
スタムＬＳＩにおいては、ウェハープローブテスト時
に、パッケージのピンから出力される内部信号はもちろ
ん、パッケージのピンからは出力されない内部信号をテ
ストパッド１４を介して出力させることができるため、
図５に示されるように、従来のテスト方法に比べて、内
部回路の観測性が向上される等テストパターンの品質が
向上され、テストパターンにより故障検出率を向上させ
ることができる。
【００２９】また、観測性が向上されるため、テストパ
ターン数や、その開発工数等を削減することができる。
さらに、従来のテスト方法においては、パッケージ封止
後にしか、しかも実際の動作クロックサイクルよりも非
常に低い周波数、例えば１ＭＨｚでしかテストをするこ
とができなかったが、本発明のテスト容易化回路によれ
ば、ウェハー状態のＬＳＩを実際の動作クロックサイク
ル、例えば１０ＭＨｚでテストをすることができ、テス
ト時間を大幅に短縮することもできる。
ターン数や、その開発工数等を削減することができる。
さらに、従来のテスト方法においては、パッケージ封止
後にしか、しかも実際の動作クロックサイクルよりも非
常に低い周波数、例えば１ＭＨｚでしかテストをするこ
とができなかったが、本発明のテスト容易化回路によれ
ば、ウェハー状態のＬＳＩを実際の動作クロックサイク
ル、例えば１０ＭＨｚでテストをすることができ、テス
ト時間を大幅に短縮することもできる。
【００３０】次いで、ウェハープローブテストにおい
て、良品であると判定されたＬＳＩチップはパッケージ
ングされ、パッケージテストにより、パッケージ封止後
の良否がテストされる。
て、良品であると判定されたＬＳＩチップはパッケージ
ングされ、パッケージテストにより、パッケージ封止後
の良否がテストされる。
【００３１】パッケージテストにおいて、入出力パッド
１２に接続された内部信号は、入出力パッド１２が接続
されたパッケージのピンを介して出力される。また、テ
ストパッド１４に接続された内部信号は、例えば図４
（ｂ）に示されるように、クロック信号φを間欠的に与
え、その間にマルチプレクサ３０の出力を順次切り換え
ることにより、マルチプレクサ２６および入出力パッド
１２が接続されたパッケージのピンを介して出力され
る。
１２に接続された内部信号は、入出力パッド１２が接続
されたパッケージのピンを介して出力される。また、テ
ストパッド１４に接続された内部信号は、例えば図４
（ｂ）に示されるように、クロック信号φを間欠的に与
え、その間にマルチプレクサ３０の出力を順次切り換え
ることにより、マルチプレクサ２６および入出力パッド
１２が接続されたパッケージのピンを介して出力され
る。
【００３２】このように、本発明のテスト容易化回路を
用いるセミカスタムＬＳＩにおいては、ウェハープロー
ブテストのときに、短いテスト時間、かつ、高い故障検
出率で、ウェハー状態のＬＳＩの良否をテストすること
ができ、不良品をパッケージングしてパッケージテスト
を行う無駄を省くことができる。また、パッケージテス
トのときには、テストパッドに接続された内部信号を出
力することができ、パッケージテストのときに内部信号
を確認することもできる。
用いるセミカスタムＬＳＩにおいては、ウェハープロー
ブテストのときに、短いテスト時間、かつ、高い故障検
出率で、ウェハー状態のＬＳＩの良否をテストすること
ができ、不良品をパッケージングしてパッケージテスト
を行う無駄を省くことができる。また、パッケージテス
トのときには、テストパッドに接続された内部信号を出
力することができ、パッケージテストのときに内部信号
を確認することもできる。
【００３３】以上、本発明のテスト容易化回路について
詳細に説明したが、本発明は上記実施例に限定されず、
本発明の主旨を逸脱しない範囲において、種々の改良や
変更をしてもよいのはもちろんである。
詳細に説明したが、本発明は上記実施例に限定されず、
本発明の主旨を逸脱しない範囲において、種々の改良や
変更をしてもよいのはもちろんである。
【００３４】
【発明の効果】以上詳細に説明した様に、本発明のテス
ト容易化回路は、予めパッド数の決められたベースアレ
イにおいて、未使用のパッドの代わりに、パッケージの
ピンからは出力されない内部信号が接続された、パッケ
ージのピンには接続されないテストパッドを配置したも
ので、このテストパッドを備えることにより、ウェハー
プローブテスト時に、パッケージのピンからは出力され
ない内部信号をテストすることができる。このため、本
発明のテスト容易化回路によれば、ゲート数やピン数を
著しく増加させることなく、故障検出率を向上させるこ
とができるし、テストパターン数や、その開発工数、テ
スト時間等を削減することができる。また、チップ面積
を増加させずに内部信号を観測できるため、従来技術で
は、現実的な時間で達成することができなかった高い故
障検出率を達成することができ、信頼性を高めることが
できる。
ト容易化回路は、予めパッド数の決められたベースアレ
イにおいて、未使用のパッドの代わりに、パッケージの
ピンからは出力されない内部信号が接続された、パッケ
ージのピンには接続されないテストパッドを配置したも
ので、このテストパッドを備えることにより、ウェハー
プローブテスト時に、パッケージのピンからは出力され
ない内部信号をテストすることができる。このため、本
発明のテスト容易化回路によれば、ゲート数やピン数を
著しく増加させることなく、故障検出率を向上させるこ
とができるし、テストパターン数や、その開発工数、テ
スト時間等を削減することができる。また、チップ面積
を増加させずに内部信号を観測できるため、従来技術で
は、現実的な時間で達成することができなかった高い故
障検出率を達成することができ、信頼性を高めることが
できる。
【図１】 本発明のテスト容易化回路を用いるセミカス
タムＬＳＩの一実施例の概念図である。
タムＬＳＩの一実施例の概念図である。
【図２】 セミカスタムＬＳＩの一実施例の概念図であ
る。
る。
【図３】 セミカスタムＬＳＩの試作および選別工程を
示す一実施例のフローチャートである。
示す一実施例のフローチャートである。
【図４】 （ａ）および（ｂ）は、それぞれウェハープ
ロープテスト時およびパッケージテスト時のテストパッ
ドの動作を表す一実施例のタイミングチャートである。
ロープテスト時およびパッケージテスト時のテストパッ
ドの動作を表す一実施例のタイミングチャートである。
【図５】 本発明のテスト容易化回路を用いた場合の効
果を表す一実施例のグラフである。
果を表す一実施例のグラフである。
【符号の説明】 １０ 内部回路 １２ 入出力パッド １４ テストパッド １６ ＮＡＮＤゲート １８ インバータ ２０ スリーステート出力バッファ ２２ 入力バッファ ２４ 電極 ２６，３０ マルチプレクサ ２８ フリップフロップ ３２ 出力バッファ ３４ 電極
Claims (3)
- 【請求項１】予めパッド数の決められたベースアレイを
用いて設計されるセミカスタムＬＳＩに適用されるテス
ト容易化回路であって、 所定数の前記パッドの内、未使用のパッドの代わりに配
置され、パッケージのピンからは出力されない内部信号
が接続され、前記パッケージのピンには接続されないウ
ェハープローブテスト用のテストパッドを有することを
特徴とするテスト容易化回路。 - 【請求項２】前記テストパッドは、前記内部信号を保持
する記憶素子と、この記憶素子に保持された内部信号ま
たは別のテストパッドの記憶素子に保持された内部信号
のいずれかを選択的に出力するマルチプレクサとを有す
る請求項１に記載のテスト容易化回路。 - 【請求項３】請求項２に記載のテスト容易化回路であっ
て、 さらに、前記マルチプレクサの出力を、前記パッケージ
のピンに接続されるパッドを介して出力するマルチプレ
クサを有するテスト容易化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260456A JPH10107211A (ja) | 1996-10-01 | 1996-10-01 | テスト容易化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260456A JPH10107211A (ja) | 1996-10-01 | 1996-10-01 | テスト容易化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107211A true JPH10107211A (ja) | 1998-04-24 |
Family
ID=17348205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8260456A Withdrawn JPH10107211A (ja) | 1996-10-01 | 1996-10-01 | テスト容易化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107211A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303787A (ja) * | 2003-03-28 | 2004-10-28 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US7805646B2 (en) | 2005-05-10 | 2010-09-28 | Kabushiki Kaisha Toshiba | LSI internal signal observing circuit |
-
1996
- 1996-10-01 JP JP8260456A patent/JPH10107211A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303787A (ja) * | 2003-03-28 | 2004-10-28 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP4601910B2 (ja) * | 2003-03-28 | 2010-12-22 | パナソニック株式会社 | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
| US7805646B2 (en) | 2005-05-10 | 2010-09-28 | Kabushiki Kaisha Toshiba | LSI internal signal observing circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |