CN100463178C - 半导体装置以及升压电路 - Google Patents

Abstract

设置蓄积对应于直流电源(VDD)的电压的电荷的急充电容器(C1～C6)、将急充电容器(C1～C6)与直流电源(VDD)并联连接的开关(SW0～SW5、SW11～SW16)、将并联连接的急充电容器(C1～C6)以及直流电源(VDD)串联连接的开关(SW2～SW6、SW17)，急充电容器(C1～C6)通过具有SOI结构的MOS电容器构成。从而本发明可抑制元件面积的增加，并且减少急充电容器的寄生电容。

Description

半导体装置以及升压电路

技术领域

本发明涉及半导体装置以及升压电路，尤其涉及适用于开关电容(switching capacitor)方式的DC/DC变换器中的半导体装置以及升压电路。

背景技术

随着近年来半导体制造工艺的发展，推进半导体集成电路的高密度集成化以及多功能化，半导体集成电路内部的电源电压倾向于低电压化。还有，伴随着半导体集成电路的多功能化，也推进了包括高电压电源的各种电源的内置化。例如，在闪存、EEPROM等非易失性存储器或者液晶等的显示元件用驱动器IC中，需要10V以上的高电压。因此，产生这样的高电压的升压电路，采用容易地内置在半导体集成电路中的电荷泵(chargepump)方式，来代替使用线圈等的开关式调压器(regulator)方式。作为该电荷泵方式，一般采用Dickson式电荷泵电路。

还有，为了得到比电荷泵电路高的变换效率，在专利文献1中，公开将开关电容方式的DC/DC变换器作为升压电路来使用的方法。该开关电容方式，通过按照以并联的方式施加电源电压的多个急充电容器(kickcapacitor)串联连接的方式切换开关元件，从而可以升高输出电压。

然而，若用于开关电容方式的急充电容器由MOS电容器构成，则由于沿着阱与基板的接合面形成的耗尽层电容作为寄生电容来发挥作用，因此存在减小升压电压的问题。

另一方面，若以将多晶硅层作为上部电极以及下部电极来使用的ONO电容器来构成急充电容器，则存在元件面积增大的问题。

专利文献1：特开2004—172631号公报

发明内容

本发明，其目的在于提供一种抑制元件面积的增大，并且可以减少急充电容器的寄生电容的半导体装置以及升压电路。

为了解决上述的课题，根据有关本发明的一实施方式的半导体装置，其特征在于，具备：BOX层，形成在半导体基板上；半导体层，形成在上述BOX层上；多个MOS电容器，形成在上述半导体层中；以及开关元件，形成在上述半导体基板中，将上述MOS电容器并联连接使得直流电压共同施加在上述MOS电容器中，并且进行切换使得上述并联连接的MOS电容器被串联连接。

通过上述方式，可以使BOX层电容对形成在半导体基板中的耗尽层电容以串联的方式进行电容耦合，并且可以减少作用于MOS电容器的寄生电容。因此，可以减少寄生电容，并且通过MOS电容器构成用于开关电容方式的急充电容器，还有可以抑制元件面积的增大，并且增大升压电压。

还有，根据本发明的一实施方式的半导体装置，其特征在于，上述开关元件，形成在上述半导体基板的块状(bulk)区域中。

通过上述方式，即使MOS电容器具有SOI结构的情况下，也可以防止开关元件的耐压的恶化，并且可以增大升压电压。

在上述的半导体装置中，上述SOI结构的填充氧化膜的膜厚为10nm以上，该填充氧化膜的尤其优选膜厚度为，57nm以上。

还有，根据本发明的一实施方式的升压电路，其特征在于，具备：第一场效应晶体管，基于第一控制信号进行导通/截止工作；以及第二场效应晶体管，基于上述第一控制信号进行与上述第一场效应晶体管相反的导通/截止工作；以及第三场效应晶体管，基于与上述第一控制信号相位相反的第二控制信号进行与上述第一场效应晶体管相同的导通/截止工作；以及第四场效应晶体管，构成MOS电容器，其中，上述第一场效应晶体管以及上述第二场效应晶体管的源极与上述第四场效应晶体管的栅极连接，上述第一场效应晶体管的漏极与上述第三场效应晶体管的源极连接，上述第三场效应晶体管的漏极与上述第四场效应晶体管的源极以及漏极共同连接，上述第四场效应晶体管具有SOI结构。

通过上述方式，可以使BOX层电容以串联的方式与形成在第四场效应晶体管的沟道下的耗尽层电容进行电容耦合，即使通过第四场效应晶体管构成MOS电容器的情况下，也可以减少作用于MOS电容器的寄生电容。因此，可以减少寄生电容，并且通过MOS电容器构成用于开关电容方式的急充电容器，可以抑制元件面积的增加，并且增大升压电压。

还有，根据本发明的一实施方式相关的升压电路，其特征在于，上述第一～第三场效应晶体管形成在基板的块状区域上。

通过上述方式，即使MOS电容器具有SOI结构，也可以防止第一～第三场效应晶体管的耐压的恶化，并且可以增大升压电压。

附图说明

图1是表示本发明的一实施方式相关的升压电路的概略结构的电路图。

图2是表示图1的升压电路的工作的电路图。

图3是表示图1的升压电路的升压电压与寄生电容之间的关系的图。

图4是表示将图1的升压电路的急充电容器的结构与现有例进行比较的图。

图5是表示图1的升压电路的一级的电路结构的图。

图6是表示图1的升压电路的一级的布局图案的平面图。

图中：SW0～SW18—开关；C1～C6—急充电容器；CL—电容；VDD、Va1、Va2—直流电源；Csub1、Csub11、Csub21—寄生电容；CB1～CB6、CB21—BOX层电容；Cd1～Cd6、Cd11、Cd21—耗尽层电容；11、21—半导体基板；12—阱；13、23—耗尽层；14、25—栅极绝缘模；15、26—栅极电极；16、27—边墙(side wall)；17a、28a—源极层；17b、28b—漏极层；18a、18b—高浓度杂质扩散区域；Cg11、Cg21—MOS电容；22一绝缘层；24—半导体层；T1、T3、T4—N沟道场效应晶体管；T2—P沟道场效应晶体管；31—半导体芯片；R1—块状(bulk)区域；R2—SOI形成区域；G1～G4：栅极电极；N1～N3—N阱；P1—P阱；DN1、DN2、DN3a、DN3b—N型杂质扩散层；DP1a、DP1b、DP21a、DP2b、DP3、DP4—P型杂质扩散层；H11～H15—下层布线层；H21、H22—上层布线层。

具体实施方式

下面，参照附图说明本发明的实施方式的半导体装置。

图1为，表示本发明的一实施方式的升压电路的概略结构的电路图。

在图1中，在升压电路中，设有6级蓄积有对应于直流电源VDD的电压的电荷的急充电容器C1～C6。还有，在升压电路中，设有将急充电容器C1～C6与直流电源VDD并联连接的开关SW0～SW5、SW11～SW16，并且设有将并联连接的急充电容器C1～C6以及直流电源VDD串联连接的开关SW2～SW6、SW17。还有设有输出通过急充电容器C1～C6升压的升压电压的开关SW18，并且设有将开关SW18与直流电源VDD分离的电容器CL。

在此，急充电容器C1～C6，可以通过具有SOI结构的MOS电容器来构成。并且若通过具有SOI结构的MOS电容器来构成急充电容器C1～C6，则作为这些急充电容器C1～C6的寄生电容Csub1，形成在半导体基板中的耗尽层电容Cd1～Cd6分别被附加，并且BOX层电容CB1～CB6对这些耗尽层电容Cd1～Cd6分别以串联的方式进行电容耦合。

图2为，表示图1的升压电路的工作的电路图。

在图2(a)中，在充电(charging)工作中，接通开关SW0～SW5、SW11～SW16，并且断开开关SW2～SW6、SW17、SW18，以便将急充电容器C1～C6与直流电源VDD并联连接。通过上述方式，对急充电容器C1～C6，分别施加从直流电源VDD供给的电压，对应于直流电源VDD电压的电荷分别蓄积在急充电容器C1～C6中。

接着，在图2(b)的升压(pump up)工作中，断开开关SW0～SW5、SW11～SW16，并且接通开关SW2～SW6、SW17、SW18，以便将急充电容器C1～C6以及直流电源VDD串联连接。通过上述方式，将分别施加在急充电容器C1～C6中的电压以及直流电源VDD的电压加在一起进行输出，从而可以得到对应于急充电容器C1～C6的连接级数的升压电压。

在此，若在急充电容器C1～C6中存在寄生电容Csub1，则通过升压工作得到的升压电压下降。

图3为，表示通过计算得到的图1的升压电路的升压电压与寄生电容之间的关系的图。

在图3中，判断为随着急充电容器的寄生电容Csub的增加，通过升压工作得到的升压电压HVOUT下降。

在此，若通过具有SOI结构的MOS电容器构成图1的急充电容器C1～C6，则可以使BOX层电容CB1～CB6对形成在半导体基板上的耗尽层电容Cd1～Cd6以串联的方式进行电容耦合，可以降低作用于急充电容器C1～C6的寄生电容Csub1。因此，可以减少寄生电容Csub1，并且通过MOS电容器构成再开关电容方式中使用的急充电容器C1～C6，可以抑制元件面积的增加，并且增加升压电压。

图4为，表示将图1的升压电路的急充电容器的结构与现有例相比较的剖面图以及等效电路图。还有，图4(a)表示在块状(bulk)基板上形成MOS电容器的情况，图4(b)表示在SOI基板上形成MOS电容器的情况。

在图4(a)中，在半导体基板11中，形成有阱12，并且沿着半导体基板11与阱12之间的接合面形成有宽度为d1的耗尽层13。还有，在半导体基板11上，经由栅极绝缘膜14形成有栅极电极15，栅极电极15的侧壁中形成有边墙(side wall)。还有，在栅极电极15的一方侧中，源极层17a形成在阱12中，栅极电极15的另一方侧中，漏极层17b形成在阱12中。还有在阱12的周围，形成有用于得到背栅连接的高浓度杂质扩散区域18a、18b。并且，栅极电极15，通过直流电源Va1与源极层17a、漏极层17b以及高浓度杂质扩散层18a、18b共同连接。

在此，在块状基板上形成有MOS电容器的情况下，对该MOS电容器的MOS电容Cg11，以并联的方式附加由耗尽层电容Cd11构成的寄生电容Csub11。该耗尽层电容Cd11，根据半导体基板11的杂质浓度Nsub、阱12的杂质浓度N_D以及直流电源Va1的电压E1来变化。

Cd11由下述式1表示。

【式1】

$\mathrm{Cd}11=\sqrt{\frac{{\mathrm{q\ϵ}}_{\mathrm{si}}\mathrm{Nsub}}{2(\mathrm{Vbi}+E1)}}---\left(1\right)$

在上述式1中，q、ε_si以及Vbi，分别为，元电荷(＝1.60218×10^-19库仑)、硅的介电常数(＝1.053×10^-10F/m)以及固有电位(built-in potential)，根据N_D来变化。

在此，使用通常使用的p型硅片的情况下，Nsub＝*。由于维持PN二极管特性，因此CMOS处理的特性上N_D成为Nsub以上的浓度。当ND＝Nsub时，Vbi＝0.6V，若N_D越大，则Vbi越大。从而，根据式1，当E1＝0V时，Cd11的最大值成为Cd11＝120μFm。

另一方面，在图4(b)中，在半导体基板21上形成有绝缘层22，在绝缘层22上形成有半导体层24。在此，半导体基板21中，沿着半导体基板21与绝缘层22之间的界面形成有宽度为d2的耗尽层23。还有，作为半导体基板21以及半导体层24的材料，例如，可以使用Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSe等，作为绝缘层22，例如，可以使用SiO₂、SiON或者Si₃N₄等的绝缘层或者填充绝缘模。还有，在绝缘层22上形成有半导体层24的半导体基板21，例如，可以使用SOI基板，作为SOI基板，可以使用SIMOX(Separation by Implanted Oxgen)基板、粘结基板或者激光退火(Anneal)基板等。还有代替半导体基板21，也可以使用蓝宝石、玻璃或者陶瓷等绝缘性基板。

并且，在半导体层24上，经由栅极绝缘膜25形成有栅极电极26，在栅极电极26的侧壁上形成有边墙(side wall)27。并且，在栅极电极26的一方侧中，源极层28a形成在半导体层24中，在栅极电极26的另一方侧中，漏极层28b形成在半导体层24中。并且，栅极电极26，经由直流电源Va2与源极层28a以及漏极层28b共同连接。

在此，在SOI基板上形成有MOS电容器的情况下，对该MOS电容器的MOS电容Cg21，并联附加由与BOX层电容CB21以串联的方式进行电容耦合的耗尽层电容Cd21来构成的寄生电容Csub21。

因此，在图4(b)的寄生电容Csub21比图4(a)的寄生电容Csub11变得更小，若在SOI基板上形成MOS电容器，则与在块状基板上形成MOS电容器的情况相比，可以减少附加在MOS电容器中的寄生电容。例如，若将绝缘层22的膜厚度定为2000[nm]，使图4(b)的耗尽层电容Cd21与图4(a)的耗尽层电容Cd11相等，则成为Csub21＝0.012[pF]，可以将寄生电容Csub21减少70％左右。

CB21以及Csub21由下述的式2以及3来表示。

【式2】

$\mathrm{CB}21=\frac{{\mathrm{\ϵ}}_{\mathrm{sio}}}{d_{\mathrm{BOX}}}---\left(2\right)$

【式3】

$\mathrm{Csub}21=\frac{{\mathrm{CB}}_{21}x{\mathrm{Cd}}_{21}}{{\mathrm{CB}}_{21}+{\mathrm{Cd}}_{21}}---\left(3\right)$

上式中，ε_sio以及d_BOX，分别为二氧化硅的介电常数以及填充氧化膜的膜厚度。耗尽层电容的最大值为120μFm。为了使Csub21成为30μFm以下、优选成为10μFm，从而作为优选将填充氧化膜的膜厚度设定为19nm以上，尤其优选设定为57nm以上。通过上述方式，更能减少寄生电容。

图5为，表示图1的升压电路的一级的电路结构的图。

在图5中，例如，图1的开关SW8可以由N沟道场效应晶体管T1、开关SW13可以由P沟道场效应晶体管T2、开关SW3可以由N沟道场效应晶体管T3、急充电容器C3可以由N沟道场效应晶体管T4来构成。并且，N沟道场效应晶体管T4可以构成具有SOI结构的MOS电容器。

在此，N沟道场效应晶体管T1以及P沟道场效应晶体管T2的源极与N沟道场效应晶体管T4的栅极连接，N沟道场效应晶体管T1的漏极与N沟道场效应晶体管T3的源极连接，N沟道场效应晶体管T3的漏极与N沟道场效应晶体管T4的源极以及漏极共同连接。

并且，向N沟道场效应晶体管T1以及P沟道场效应晶体管T2的栅极，输入使N沟道场效应晶体管T1以及P沟道场效应晶体管T2导通/截止的第一控制信号XSC1，并且向N沟道场效应晶体管T3的栅极，输入使N沟道场效应晶体管T3导通/截止的第二控制信号XSC2。还有，第一控制信号XSC1与第二控制信号XSC2可以使用相位互相相反的脉冲信号。

并且，在充电工作中，将第一控制信号XSC1设定为低电平，第二控制信号XSC2设定为高电平。并且，使N沟道场效应晶体管T1截止的同时，使P沟道场效应晶体管T2以及N沟道场效应管T3导通，以便在N沟道场效应晶体管T4中施加直流电源VDD，在N沟道场效应晶体管T4中蓄积电荷。

接着，在升压工作中，将第一控制信号XSC1设定为高电平，将第二控制信号XSC2设定为低电平。并且，使N沟道场效应晶体管T1导通的同时，使P沟道场效应晶体管T2以及N沟道场效应晶体管T3截止，以便来自前级的急充电容器C2的输出电压施加在N沟道场效应晶体管T4的栅极中，来自N沟道场效应晶体管T4的源极/漏极的输出电压施加在后级的急充电容器C4中。

图6为，表示图1的升压电路的一级的布局图案的平面图。

在图6中，在半导体芯片31中，设有块状(bulk)区域R1以及SOI形成区域R2。并且在块状(bulk)区域R1中，形成有N阱N1、N2以及P阱P1，在SOI形成区域R2中，形成有N阱N3。并且图5的N沟道场效应晶体管T1、T3、T4分别形成在N阱N1、N2、N3中，P沟道场效应晶体管T2形成在P阱P1中。

即，在P阱P1上，配置有栅极电极G3，并且在P阱P1中，形成有以夹入栅极电极G3的方式配置的N型杂质扩散层DN3a、DN3b。还有，在P阱P1的周围，形成有用于得到背栅连接的P型杂质扩散层DP3。

还有，在N阱N1上，配置有栅极电极G1，并且形成有以夹入栅极电极G1的方式配置的P型杂质扩散层DP1a、DP1b。还有，在N阱N1的周围，形成有用于得到背栅连接的N型杂质扩散层DN1。

还有，在N阱N2上，配置有栅极电极G2，并且形成有以夹入栅极电极G2的方式配置的P型杂质扩散层DP2a、DP2b。还有，在N阱N2的周围，形成有用于得到背栅连接的N型杂质扩散层DN2。

还有，在N阱N3上，配置有多个栅极电极G4，并且在N阱N3上，形成有以夹入栅极电极G4的方式配置的P型杂质扩散层DP4。

并且，N型杂质扩散层DN1以及P型杂质扩散层DP1b、DP2b经由下层布线层H11而连接。还有，栅极电极G4、P型杂质扩散层DP1a以及N型杂质扩散层DN3a经由下层布线层H12而连接。还有，栅极电极G1、G3经由下层布线层H13而连接。还有，N型杂质扩散层DN3b以及P型杂质扩散层DP3经由下层布线层H14而连接。还有，P型杂质扩散层DP2a、DP4以及N型杂质扩散层DN2经由下层布线层H15而连接。还有下层布线层H13与上层布线层H21连接，在上层布线层H21中输入控制信号XSC21。还有，下层布线层H16与上层布线层H22连接，在上层布线层H22中输入控制信号XSC2。

在此，即使通过将N沟道场效应晶体管T4形成在SOI形成区域R2中，由N沟道场效应管T4构成MOS电容器的情况下，也可以减少作用于MOS电容器的寄生电容。因此，减少寄生电容，并且通过MOS电容器可以构成用于开关电容方式的急充电容器，抑制元件面积的增加，并且可以增加升压电压。

还有，即使通过将N沟道场效应晶体管T1、T3以及P沟道场效应晶体管T2形成在块状区域R1，使MOS电容器具有SOI结构的情况下，也可以防止用于开关电容方式的开关元件的耐压的恶化，可以增加升压电压。

Claims (4)

1.一种升压电路，

具备：

第一场效应晶体管，基于第一控制信号进行导通/截止工作；

第二场效应晶体管，基于所述第一控制信号进行与所述第一场效应晶体管相反的导通/截止工作；

第三场效应晶体管，基于与所述第一控制信号相位相反的第二控制信号进行与所述第一场效应晶体管相同的导通/截止工作；以及

第四场效应晶体管，构成MOS电容器，

其中，所述第一场效应晶体管以及所述第二场效应晶体管的源极与所述第四场效应晶体管的栅极连接，

所述第一场效应晶体管的漏极与所述第三场效应晶体管的源极连接，

所述第三场效应晶体管的漏极与所述第四场效应晶体管的源极以及漏极共同连接，

所述第四场效应晶体管具有SOI结构。

2.如权利要求1所述的升压电路，其特征在于，

所述SOI结构的填充氧化膜的膜厚度为10nm以上。

3.如权利要求1所述的升压电路，其特征在于，

所述SOI结构的填充氧化膜的膜厚度为57nm以上。

4.如权利要求1所述的升压电路，其特征在于，

所述第一～第三场效应晶体管形成在基板的块状区域上。

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