CN101207379B - 缓冲器电路 - Google Patents

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Abstract

本发明关于一种具有一输入端子及一输出端子的缓冲器电路，包含：第一反相器，具有耦接至该输入端子的输入节点及耦接至输出端子的输出节点；第二反相器，具有耦接至参考电压的输入节点及输出节点；第三反相器，具有耦接至输出端子的输入节点及耦接至该第二反相器的输出节点的输出节点；第四反相器，具有耦接至第二反相器的输出节点的输入节点及耦接至输出端子的输出节点；第五反相器，具有输入节点及耦接至输出端子的输出节点；第六反相器，具有输入节点及耦接至第二反相器的输出节点的输出节点；第一电阻性器件，耦接于输出端子与该第五反相器的输入节点之间；及第二电阻性器件，耦接于第二反相器输出节点与该第六反相器的输入节点之间。

Description

缓冲器电路
技术领域
本发明涉及于一种缓冲器电路，尤其涉及一种可用于数字设备(Digitaldevice)或系统中的缓冲器电路。
背景技术
缓冲器通常用于数据传输系统中。举例而言，信号缓冲器电路可用于输入界面处以接收或放大信号，增强信号驱动性能，及/或减少信号转变时间。
通常使用模拟电路来设计缓冲器电路。模拟缓冲器电路的一实例可包括具有数种被动器件的差动对，包括电感器、电容器及电阻器。图1A所示为一正向射极耦合逻辑(PECL)的模拟缓冲器电路100A。图1A的PECL缓冲器100A具有输入端子102及112，其接收彼此互补的独立PECL信号。输入端子102连接至NMOS晶体管106的栅极(Gate)，NMOS晶体管(NMOS transistor)106耦接至栅极耦接地的PMOS晶体管104。输入端子112连接至NMOS晶体管116的栅极，NMOS晶体管116耦接至栅极耦接地的PMOS晶体管114。PMOS晶体管104及114的源极连接至电源供应Vdd(例如，+4伏特)。PMOS晶体管104的漏极连接至NMOS 106的漏极(Drain)，且PMOS晶体管114的漏极连接至NMOS晶体管116的漏极。NMOS晶体管106及116的源极连接至可提供恒定电流的NMOS晶体管130。PMOS晶体管104的漏极通过作为为位准偏移器的NMOS晶体管108而连接至输出端子140。PMOS晶体管114的漏极通过作为为位准偏移器的NMOS晶体管118而连接至输出端子150。类似于NMOS晶体管130，NMOS晶体管132及134作为电流源来提供恒定电流源。PECL缓冲器100A构成电流切换差动缓冲器电路。此电路亦可通过设计减小信号摆动且实现最佳化信号差动，从而改良操作频宽及噪声容许度(Noise tolerance)。可使用补偿特定参数(诸如偏压、频宽及增益)的反馈电路来防止制程漂移(Process drift)影响产品成品率(Productyield)。
尽管正向射极耦合逻辑缓冲器电路可在特定应用中提供高效率，但此电路具有复杂设计、消耗更多功率，且需要较大电路面积。因此，某些系统改为使用数字电路来减小功率消耗及电路面积。然而，数字电路可能出现噪声容许度不佳的情况。另外，当数字电路以高频率操作时，所得切换噪声可能降低系统效率。
图1B所示为美国专利第6,483,347号中所揭示的数字缓冲器。图1B的缓冲器电路100B可包括附图所示的排列的八个反相器。反相器12及22形成一差动反相器对。反相器40及50构成自偏压电路。反相器60及70形成共模噪声排斥电路。
发明内容
一符合本发明的实例提供一种具有一输入端子及一输出端子的缓冲器电路，其包含：一第一反相器，其具有一耦接至该输入端子的输入节点及一耦接至该输出端子的输出节点；一第二反相器，其具有一耦接至一参考电压的输入节点及一输出节点；一第三反相器，其具有一耦接至该输出端子的输入节点及一耦接至该第二反相器的输出节点的输出节点；一第四反相器，其具有一耦接至该第二反相器的输出节点的输入节点及一耦接至该输出端子的输出节点；一第五反相器，其具有一输入节点及一耦接至该输出端子的输出节点；一第六反相器，其具有一输入节点及一耦接至该第二反相器的输出节点的输出节点；一第一电阻性器件，其耦接于该输出端子与该第五反相器的输入节点之间；及一第二电阻性器件，其耦接于该第二反相器的输出节点与该第六反相器的输入节点之间。
在另一实例中，一种缓冲器电路包含：一第一反相器，其具有一耦接至一第一输入端子的输入节点及一耦接至一第一输出端子的输出节点；一第二反相器，其具有一耦接至一第二输入端子的输入节点及一耦接至一第二输出端子的输出节点；一第三反相器，其具有一耦接至该第一输出端子的输入节点及一耦接至该第二输出端子的输出节点；一第四反相器，其具有一耦接至该第二输出端子的输入节点及一耦接至该第一输出端子的输出节点；一第五反相器，其具有一输入节点及一耦接至该第一输出端子的输出节点；一第六反相器，其具有一输入节点及一耦接至该第二输出端子的输出节点；一第一电阻性器件，其耦接于该第一输出端子与该第五反相器的输入节点之间；及一第二电阻性器件，其耦接于该第二输出端子与该第六反相器的输入节点之间。
在另一实例中，一种缓冲器电路包含：一差动对，其能够接收该缓冲器界面级的输入信号，且自该输入信号产生放大信号；一耦接至该差动对的噪声减少电路，该噪声减少电路能够滤除该输入信号中的噪声；及一耦接至该差动对及该噪声减少电路的频宽控制电路，该频宽控制电路能够控制该放大信号的频宽分配。
根据本发明的另一实例提供一种操作具有至少一缓冲器界面级的缓冲器电路的方法。该方法包含以下步骤：将输入信号提供至一差动对；通过该差动对自输入信号产生放大信号；通过一噪声减少电路滤除输入信号中的噪声；及通过一频宽控制电路控制放大信号的频宽分配。
本发明的有益效果在于：本发明提供的缓冲器电路提供更少的时钟脉冲抖动，更大的操作频宽，可有效抑制数字电路可能出现的噪声容许度不佳的情况。
下面结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1A及图1B为公知缓冲器电路的实例；
图2为根据本发明的实例中的缓冲器电路；
图3为根据本发明的实例中的示例性频宽控制电路的示意图；
图4A为说明图3的电路的一等效电路的一实例；
图4B为说明根据本发明的实例中的缓冲器电路中的频宽控制电路的输出电阻的图表；
图4C为说明根据本发明的实例中的缓冲器电路的频宽的图表；
图5A至图5E为可用于根据本发明的实例中的缓冲器电路中的示例性反相器的示意图；
图6为用于模拟的示例性四级缓冲放大器的实例；
图7所示为一示例性实施中的实验结果；及
图8所示为一示例性实施中的实验结果。
其中，附图标记
12反相器
22反相器
40反相器
50反相器
60反相器
70反相器
100A PECL缓冲器
100B缓冲器电路
102输入端子
104 PMOS晶体管
106 NMOS晶体管
108 NMOS晶体管
112输入端子
114 PMOS晶体管
116 NMOS晶体管
118 NMOS晶体管
130 NMOS晶体管
132 NMOS晶体管
134 NMOS晶体管
140输出端子
150输出端子
200缓冲器电路
202第一输入端子
204第二输入端子
206第一输出端子
208第二输出端子
210第一反相器
212输入节点
214输出节点
220第二反相器
222输入节点
224输出节点
230第三反相器
232输入节点
234输出节点
240第四反相器
242输入节点
244输出节点
250第五反相器
252输入节点
254输出节点
260第六反相器
262输入节点
264输出节点
265 PMOS晶体管
267 NMOS晶体管
270传输门/电阻性器件
280传输门/电阻性器件
281 NMOS晶体管
283 PMOS晶体管
410输出电阻
420输出电阻
430操作频率
440操作频率
450操作频率
460增益界限
470增益界限
510反相器
512 PMOS晶体管
514 NMOS晶体管
520反相器
522 PMOS晶体管
524 NMOS晶体管
530 反相器
532 PMOS晶体管
534 NMOS晶体管
540 反相器
542 NMOS晶体管
550 反相器
552 PMOS晶体管
554 电阻器
610 第一测试电路/第二测试电路
620 封装
710 第一列
720 第二列
810 数据抖动结果
820 结果
Rtg 电阻值
S1  缓冲器电路
S2  缓冲器电路
S3  缓冲器电路
S4  缓冲器电路
S5  缓冲器电路
Vcc 电源电压/电源
Vdd 电源
VIN 输入信号
VIN *互补输入信号
VOUY输出信号
VOUT *互补输出信号
VREF参考电压
具体实施方式
为使对本发明的目的、构造、特征、及其功能有进一步的了解，将参照附图并配合实施例详细说明如下，但以下附图及实施例仅为辅助说明，本发明并不限于附图及实施例。图2为根据本发明的实例中缓冲器电路200的示例性电路图。该缓冲器电路可具有第一输入端子202、第二输入端子204、第一输出端子206及第二输出端子208。第一输入端子202可耦接至输入信号Vin。第一输出端子206可提供输出信号Vout。第二输入端子204可耦接至互补输入信号Vin *，在此情况下，端子208作为互补输出端子以提供互补输出信号Vout *。或者，第二输入端子204可耦接至参考电压Vref，在此情况下，通常不使用端子208处的输出。
参考图2，缓冲器电路200包括一接收输入信号且自输入信号产生放大信号的差动对。该差动对可增强信号驱动性能以及改良信号斜率(Slew rate)。根据本发明的一实例，该差动对可包括第一反相器210及第二反相器220。第一反相器210具有耦接至缓冲器电路200的输入端子202以接收输入信号Vin的输入节点212。第一反相器210具有耦接至缓冲器电路200的输出端子206以提供输出信号Vout的输出节点214。类似地，第二反相器220具有输入节点222及输出节点224。第二反相器220的输入节点222耦接至缓冲器电路200的端子204。若互补输入信号Vin *施加至端子204，则第二反相器220的输出节点224耦接至第二输出端子208，或，若参考电压Vref施加至端子204，则第二反相器220的输出节点224耦接至第一输出端子206。
参考图2，缓冲器电路200亦包括耦接至差动对以滤除输入信号中的噪声减少电路。噪声减少电路可包括第三反相器230及第四反相器240。第三反相器230具有输入节点232及输出节点234。第三反相器230的输入节点232耦接至第一反相器210的输出节点214。第三反相器230的输出节点234耦接至第二反相器220的输出节点224。类似地，第四反相器240具有输入节点242及输出节点244。第四反相器240的输入节点242耦接至第二反相器220的输出节点224，而输出节点244耦接至第一反相器210的输出节点214。在噪声减少电路中，正输出信号Vout施加至反相器230，反相器230又提供负输出信号Vout *。另外，负输出信号Vout *施加至反相器240，反相器240又提供正输出信号Vout。结果，在缓冲器电路200中出现滞后现象。在此方面，具有反相器230及240的噪声减少电路在输入端子202及204处提供一差模电压偏移。因此，为了改变缓冲器电路200的状态，输入信号Vin与Vin *(或Vref)之间的差动电压必须克服电压偏移，借此提供良好的共模排斥且减少输入共模噪声。
再参考图2，缓冲器电路200进一步包括一耦接至差动对及噪声减少电路的频宽控制电路。频宽控制电路可操作以控制放大信号的频宽分配。根据本发明的一实例，缓冲器电路200的频宽控制电路可包括第五反相器250及第六反相器260，第五反相器250及第六反相器260各自的输入节点及输出节点分别耦接至一电阻性器件的两端。举例来说，第五反相器250的输入节点252耦接至传输门(transmission gate)270的两个端子中的一个。传输门270的另一端子及第五反相器250的输出节点254皆耦接至第一反相器210的输出节点214。类似地，输入节点262耦接至传输门280的两个端子中的一个。传输门280的另一端子及第六反相器260的输出节点264皆耦接至第二反相器220的输出节点224。不同电阻性器件可与反相器250及260耦接，取决于缓冲器电路200的设计及/或应用。电阻性器件的实例可包括传输门、MOS晶体管、电阻器等。
图3为两个端子耦接至一电阻性器件的反相器(诸如反相器260及传输门280)的示例性电路。参看图3，反相器260可包括一PMOS晶体管265，其源极耦接至供应电压Vcc，其栅极作为耦接至传输门280的端子中的一个的输入节点262，且其漏极作为耦接至传输门280的另一端子及第二反相器220的输出节点224的输出节点264。反相器260亦可包括一NMOS晶体管267，其源极耦接地，其漏极耦接至PMOS晶体管265的漏极，且其栅极耦接至PMOS晶体管265的栅极。传输门270及280可为切换器件，其在一实例中可包括如图3所示的NMOS晶体管281与PMOS晶体管283的平行组合。NMOS晶体管281的栅极可耦接至电源Vcc，且PMOS晶体管283的栅极可接地。NMOS晶体管281的源极连接至PMOS晶体管283的漏极以及反相器260的输出节点264。NMOS晶体管281的漏极连接至PMOS晶体管283的源极以及反相器260的输入节点262。注意，反相器260可为任何目前已知或以后开发的反相器，且传输门270及280可由诸如MOS晶体管及电阻器的任何类型的电阻性器件替代。
在一实例中，具有反相器250与260及传输门270与280的频宽控制电路可建立共模位准(common mode level)及/或增加信号频宽。图4A所示为具有反相器260及传输门280的示例性电路的一等效电路。在一实例中，传输门280构成一具有电阻值Rtg的电阻器，其耦接于PMOS晶体管265的栅极端子与漏极端子之间。具有电阻值Rtg的同一电阻器亦耦接于NMOS晶体管267的栅极端子与漏极端子之间。图4B为将图1B的自偏压电路的输出电阻与图2的缓冲器电路的频宽控制电路的输出电阻进行比较的图表。参考图4B，410表示仅包括一反相器(如图1B所示)而无耦接至该反相器的传输门或电阻性器件的自偏压电路的输出电阻。因为一反相器充当具有平坦频率响应的二极管，所以此自偏压电路的输出电阻在频率变化过程中保持在1/gm。420表示具有传输门或电阻性器件的图3的电路的输出电阻。当缓冲器电路200以低频率430操作时，输出电阻可维持在1/gm。当缓冲器电路200以高频率450操作时，输出电阻可等于传输门的电阻值(Rtg)。亦即，对于图3的电路，当传输门的电阻值超过1/gm时，输出电阻随着频率自低增加至高而变大。当操作频率在440中下降时，传输门可作为电感负载。所产生的电感负载可使电路200的主极点偏移。因此，信号频宽可能增加。图4C为比较图1B的缓冲器电路的频宽与图2的缓冲器电路的频宽的图表。460表示图1B的缓冲器电路的增益界限，其中自偏压电路仅包括一反相器。470表示图2的缓冲器电路的增益界限，其中频宽控制电路包括一反相器及一传输门。如图4C所示，与图1B的缓冲器电路的频宽相比，图2的缓冲器电路的频宽增加。
反相器210、220、230、240、250及260可为任何目前已知或以后开发的反相器，包括图5A至图5E中所示的反相放大器及反相器。图5A展示包括PMOS晶体管512的例示性反相器510，该晶体管的源极耦接至供应电压Vcc，栅极作为一输入节点以接收输入信号IN，且漏极作为一输出节点以提供输出信号OUT。反相器510亦包括一NMOS晶体管514，其具有耦接至地的源极，耦接至PMOS晶体管512的漏极，及耦接至PMOS晶体管512的栅极。当输入信号IN为高位准时，NMOS晶体管514被导通以将输出节点接地，借此使输出信号OUT为低位准。当输入信号IN为低位准时，PMOS晶体管512被导通以将输出节点连接至Vcc，借此使输出信号OUT为高位准。
图5B所示为包括PMOS晶体管522的另一例示性反相器520，该晶体管522的源极耦接至供应电压Vcc，栅极耦接至参考电压Vref，且漏极作为输出节点以提供输出信号OUT。将参考电压的值设定为保持PMOS晶体管522总是处于导通状态的水平。反相器520亦包括一NMOS晶体管524，其源极接地，具有耦接至PMOS晶体管522的漏极，及作为一输入节点以接收输入信号IN的栅极。当输入信号IN为高位准时，NMOS晶体管524被导通以将输出节点接地，而不管PMOS晶体管522为导通的。因此，输出信号OUT为低位准。当输入信号IN为低位准时，NMOS晶体管524被关闭，借此允许输出节点经由PMOS晶体管522而连接至Vcc，且使输出信号OUT为高位准。
在图5C处所示的另一示例性反相器530中，PMOS晶体管532的源极耦接至供应电压Vcc，栅极作为一输入节点以接收输入信号IN，且漏极作为输出节点以提供输出信号OUT。反相器530亦包括NMOS晶体管534，其具有接地的源极，耦接至PMOS晶体管532的漏极，及耦接至参考电压Vref的栅极，该参考电压经设定为保持NMOS晶体管534总是处于导通状况的水平。当输入信号IN为高位准时，PMOS晶体管532被关闭，借此允许输出节点经NMOS晶体管534而接地。当输入信号IN为低位准时，PMOS晶体管532被导通，借此将输出节点耦接至Vcc，而不管NMOS晶体管534为导通的。
图5D所示为包括NMOS晶体管542的另一示例性反相器540，该晶体管542的源极接地，栅极作为一输入节点以接收输入信号IN，且漏极通过提供输出信号OUT而作为一输出节点。反相器540进一步包括耦接于供应电压Vcc与反相器540的输出节点之间的电阻器544。反相器540的操作与反相器520相同，因为电阻器544与反相器520的PMOS晶体管522执行相同功能。
图5E所示为包括PMOS晶体管552的反相器550，该晶体管的源极耦接至Vcc，栅极作为一输入节点以接收输入信号IN，且漏极通过提供输出信号OUT而作为一输出节点。反相器550进一步包括耦接于接地端与反相器550的输出节点之间的电阻器554。反相器550的操作与反相器530相同，因为电阻器554与反相器530的NMOS晶体管534执行相同功能。
根据本发明的一实例提供一种操作具有至少一缓冲器界面级的缓冲器电路的方法。在示例性方法中，第一步骤可包括将输入信号施加至一差动对，该差动对接着在第二步骤中自输入信号产生放大信号。该差动对的一实例可包括如图2所示的反相器210及220。在下一步骤中通过噪声减少电路来滤除信号中的噪声。噪声减少电路的一实例可包括如图2所示的反相器230及240。示例性方法中的另一步骤可包括通过频宽控制电路来控制放大信号的频宽分配的步骤。频宽控制电路的一实例可包括图2所示的反相器250及260以及电阻性器件270及280。
通过使用TSMC 0.18μm Mixed Signal SALICIDE(1P6M，1.8V/3.3V)版本1.3来进行一示例性模拟以比较根据本发明的缓冲器电路的四级操作频宽与使用图1B的缓冲器电路的四级缓冲放大器的操作频宽。此示例性模拟的目的为通过时钟脉冲抖动分析(输入数据传输率自2Gbps改变至7Gps)来确定最佳频宽。所模拟的电路为如图6所示的四级缓冲放大器。该四级缓冲放大器包括四组缓冲器电路，S1、S2、S3及S4。对应于缓冲器电路S1、S2、S3及S4的并联连接数目为1、2、4及8。换言之，存在并联连接以形成缓冲器电路S2的两个缓冲器电路S1。并联连接的四个缓冲器电路S1形成缓冲器电路S2，而并联连接的八个缓冲器电路S1形成缓冲器电路S4。第一测试电路610将图2的缓冲器电路作为缓冲器电路S1，其中用于反相器210及220的并联连接数目为4，用于反相器250及260的并联连接数目为2，且用于反相器230与240及传输门270与280的并联连接数目。第二测试电路610将图1B的公知缓冲器电路作为缓冲器电路S1。关于参数设定，转变时间设定为100ps，高位准电压设定为1.8V且低位准电压设定为0V。存在一连接至所模拟的电路的输出的负载电路。该负载电路的架构等同于四级缓冲器的架构，且其大小为末级缓冲器电路的大小的两倍。晶体管的大小见下表1。
表1
    W/L
    NMOS晶体管     1.87μ/0.18μ
    PMOS晶体管     0.45μ/0.18μ
为了模拟非理想环境，所模拟的电路亦包括如在图6所示的封装620的等效电路模型。电感为2nH且电容为1pF。
图7所示为图6的示例性模拟的结果。第二列720为具有使用根据本发明的四个缓冲器电路的四级缓冲放大器的输出信号图，输入数据传输率为3Gbps、5Gbps及7Gbps。相较之下，第一列710具有图1B所示的缓冲器电路的四级缓冲放大器的输出信号图。参看图7，列720中的图显示出比列710中的相应图有更少的时钟脉冲抖动。图8为比较使用图1B的缓冲器电路的四级缓冲放大器的数据抖动结果810与使用根据本发明的缓冲器电路的四级缓冲放大器的彼等结果820的线图。下表2说明对应于图8所示的结果的数据抖动结果。
表2
  2Gbps   3Gbps   4Gbps   5Gbps   6Gbps   7Gbps
 810   6.72p   13.6p   21p   12.2p   35.6p   80p
 820   3p   4p   12.9p   8.9p   6.4p   14.2p
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (12)

1.一种包括至少一缓冲器界面级的缓冲器电路，其特征在于，该缓冲器界面级包含：
一第一反相器，其具有一耦接至该缓冲器电路的第一输入端子的输入节点及一耦接至该缓冲器电路的一输出端子的输出节点；
一第二反相器，其具有一耦接至该缓冲器电路的一第二输入端子的输入节点及一输出节点；
一第三反相器，其具有一耦接至该输出端子的输入节点及一耦接至该第二反相器的该输出节点的输出节点；
一第四反相器，其具有一耦接至该第二反相器的该输出节点的输入节点及一耦接至该输出端子的输出节点；
一第五反相器，其具有一输入节点及一耦接至该输出端子的输出节点；
一第一电阻性器件，其耦接于该输出端子与该第五反相器的该输入节点之间；
一第六反相器，其具有一输入节点及一耦接至该第二反相器的该输出节点的输出节点；及
一第二电阻性器件，其耦接于该第二反相器的该输出节点与该第六反相器的该输入节点之间。
2.根据权利要求1所述的缓冲器电路，其特征在于，该第二输入端子包含一参考电压及该第一输入端子的一互补输入中的一个。
3.根据权利要求1所述的缓冲器电路，其特征在于，该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中的至少一反相器包含：
一PMOS晶体管，其具有一耦接至一第一供应电压的源极，一耦接至该反相器的该输入节点的栅极，及一耦接至该反相器的该输出节点的漏极；及
一NMOS晶体管，其具有一耦接至一第二供应电压的源极，一耦接至该反相器的该输入节点的栅极，及一耦接至该反相器的该输出节点的漏极。
4.根据权利要求1所述的缓冲器电路，其特征在于，该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中的至少一反相器包含：
一PMOS晶体管，其具有一耦接至一第一供应电压的源极，一耦接至一参考电压的栅极，及一耦接至该反相器的该输出节点的漏极；及
一NMOS晶体管，其具有一耦接至一第二供应电压的源极，一耦接至该反相器的该输入节点的栅极，及一耦接至该反相器的该输出节点的漏极。
5.根据权利要求1所述的缓冲器电路，其特征在于，该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中的至少一反相器包含：
一PMOS晶体管，其具有一耦接至一第一供应电压的源极，一耦接至该反相器的该输入节点的栅极，及一耦接至该反相器的该输出节点的漏极；及
一NMOS晶体管，其具有一耦接至一第二供应电压的源极，一耦接至一参考电压的栅极，及一耦接至该反相器的该输出节点的漏极。
6.根据权利要求1所述的缓冲器电路，其特征在于，该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中的至少一反相器包含：
一电阻性器件，其耦接于一第一供应电压与该反相器的该输出节点之间；及
一晶体管，其具有一耦接至一第二供应电压的源极，一耦接至该反相器的该输入节点的栅极，及一耦接至该反相器的该输出节点的漏极。
7.根据权利要求1所述的缓冲器电路，其特征在于，该第一电阻性器件及该第二电阻性器件中的至少一个包含一传输门、一电阻器及一晶体管中的至少一个。
8.一种包含至少一缓冲器界面级的缓冲器电路，其特征在于，该缓冲器界面级包含：
一第一反相器，其具有一耦接至一第一输入端子的输入节点及一耦接至一第一输出端子的输出节点；
一第二反相器，其具有一耦接至一第二输入端子的输入节点及一耦接至一第二输出端子的输出节点；
一第三反相器，其具有一耦接至该第一输出端子的输入节点及一耦接至该第二输出端子的输出节点；
一第四反相器，其具有一耦接至该第二输出端子的输入节点及一耦接至该第一输出端子的输出节点；
一第五反相器，其具有一输入节点及一耦接至该第一输出端子的输出节点；
一第一传输门，其耦接于该第一输出端子与该第五反相器的该输入节点之间；
一第六反相器，其具有一输入节点及一耦接至该第二输出端子的输出节点；及
一第二传输门，其耦接于该第二输出端子与该第六反相器的该输入节点之间。
9.根据权利要求8所述的缓冲器电路，其特征在于，该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中的至少一反相器包含：
一PMOS晶体管，其具有一耦接至一第一供应电压的源极，一耦接至该反相器的该输入节点的栅极，及一耦接至该反相器的该输出节点的漏极；及
一NMOS晶体管，其具有一耦接至一第二供应电压的源极，一耦接至该反相器的该输入节点的栅极，及一耦接至该反相器的该输出节点的漏极。
10.根据权利要求8所述的缓冲器电路，其特征在于，该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中的至少一反相器包含：
一PMOS晶体管，其具有一耦接至一第一供应电压的源极，一耦接至一参考电压的栅极，及一耦接至该反相器的该输出节点的漏极；及
一NMOS晶体管，其具有一耦接至一第二供应电压的源极，一耦接至该反相器的该输入节点的栅极，及一耦接至该反相器的该输出节点的漏极。
11.根据权利要求8所述的缓冲器电路，其特征在于，该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中的至少一反相器包含：
一PMOS晶体管，其具有一耦接至一第一供应电压的源极，一耦接至该反相器的该输入节点的栅极，及一耦接至该反相器的该输出节点的漏极；及
一NMOS晶体管，其具有一耦接至一第二供应电压的源极，一耦接至一参考电压的栅极，及一耦接至该反相器的该输出节点的漏极。
12.根据权利要求8所述的缓冲器电路，其特征在于，该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中的至少一反相器包含：
一电阻性器件，其耦接于一第一供应电压与该反相器的该输出节点之间；及
一晶体管，其具有一耦接至一第二供应电压的源极，一耦接至该反相器的该输入节点的栅极，及一耦接至该反相器的该输出节点的漏极。
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