CN105242736A - 一种辅助ldo电路及切换供电电路 - Google Patents

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刘启付
王铭义
袁奥
马洋
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Abstract

本发明公开了一种辅助LDO电路及切换电路，包括用于产生参考电压的带隙基准电路、用于向负载供电的第一负反馈电路，所述第一负反馈电路与所述带隙基准电路连接、用于向负载供电的第一供电输出端，所述第一供电输出端与第一负反馈电路连接。芯片系统中数字电路在睡眠状态时，带隙基准电路为第一负反馈电路提供一个参考电压，通过第一供电输出端向负载供电，由于辅助LDO电路所有的器件都工作在亚阈值区，带隙基准电路中MOS管工作在亚阈值区消耗的静态电流小，使得电路整体产生的功耗小，节约电能。

Description

一种辅助LDO电路及切换供电电路
技术领域
本发明涉及集成电路，特别涉及一种用于睡眠状态下辅助LDO电路及切换供电电路。
背景技术
在MCU(微处理器)等电路的设计中，需要一个较低功耗的sleep(睡眠)状态，但芯片系统中数字电路工作在一个较低的电源电压下，而整个系统的供电又是高压的电源，所以系统中需要用到LDO(低压差稳压器)，将高压电源转换为低压电源给数字系统供电，但是一般的LDO要求较高的精度和带负载性能，所以LDO的功耗会比较大，而在sleep状态时同样需要将LDO打开，只有LDO打开才能保证系统可以处于随时进行唤醒的状态，这就使得在sleep下系统的整体功耗会较大。
发明内容
本发明提供一种辅助LDO电路，能够使得芯片系统中数字电路在睡眠状态下，可以实现较小的静态电流，电路整体产生的功耗小，节约电能。
本发明提供一种辅助LDO电路，包括：用于产生参考电压的带隙基准电路；用于向负载供电的第一负反馈电路，所述第一负反馈电路与所述带隙基准电路连接；与第一负反馈电路连接的第一供电输出端。
进一步地，所述带隙基准电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一PNP三极管、第二PNP三极管、第三PNP三极管、第一电阻和第二电阻；
所述第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管的源极均与电源连接，第二PMOS晶体管的栅极与第二PMOS晶体管的漏极、第一PMOS晶体管的栅极、第三PMOS晶体管的栅极均连接，第一PMOS晶体管的漏极与第一NMOS晶体管的漏极连接，第一NMOS晶体管的栅极与第二NMOS晶体管的栅极、第一NMOS晶体管的漏极均连接，第二NMOS晶体管的漏极与第二PMOS晶体管的漏极连接，第一PNP三极管的发射极与第一NMOS晶体管的源极连接，第一PNP三极管的基极与第二PNP三极管的基极、第一PNP三极管的集电极、第二PNP三极管的集电极、第三PNP三极管的基极、第三PNP三极管的集电极均连接且接地，第二PNP三极管的发射极通过第一电阻与第二NMOS晶体管的源极连接，第三PNP三极管的发射极通过第二电阻与第三PMOS晶体管的漏极连接。
进一步地，所述第一负反馈电路包括第四PMOS晶体管、第一运算放大器、第三电阻和第四电阻；
进一步地，所述第四PMOS晶体管的栅极与第一运算放大器的输出端连接，第四PMOS晶体管的源极与电源连接，第四PMOS晶体管的漏极通过第三电阻与所述第一运算放大器正向输入端连接，第一运算放大器的反向输入端与第三PMOS晶体管的漏极连接，第一运算放大器的正向输入端通过第四电阻接地，第三PMOS晶体管的栅极与第一运算放大器的偏置端连接，第四PMOS晶体管的漏极与第一供电输出端连接。
本发明还提供一种切换供电电路，包括：辅助LDO电路；主LDO电路，所述主LDO电路包括第二负反馈电路、向第二负反馈电路提供参考电压的VBG模块、与第二负反馈电路连接的第三开关；分别与所述辅助LDO电路和主LDO电路中第二负反馈电路连接的CTRL电路。
进一步地，所述第二负反馈电路包括第二运算放大器、第五PMOS晶体管、第五电阻和第六电阻、第二供电输出端；
所述第二运算放大器的反向输入端连接VBG模块，第二运算放大器的正向输入端通过第五电阻与第五PMOS晶体管的漏极连接，第二运算放大器的输出端与第五PMOS晶体管的栅极连接，第五PMOS晶体管的源极与电源连接，所述第二运算放大器的正向输入端通过第六电阻与第三开关连接，所述第三开关的另一端接地，第五PMOS晶体管的漏极连接第二供电输出端。
进一步地，所述第三开关为第三NMOS晶体管，所述第三NMOS晶体管的漏极与第六电阻连接，第三NMOS晶体管的源极接地。
进一步地，所述辅助LDO电路包括：用于产生参考电压的带隙基准电路；用于向负载供电的第一负反馈电路，所述第一负反馈电路与所述带隙基准电路连接；与第一负反馈电路连接的第一供电输出端。
进一步地，所述带隙基准电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一PNP三极管、第二PNP三极管、第三PNP三极管、第一电阻和第二电阻；所述第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管的源极均与电源连接，第二PMOS晶体管的栅极与第二PMOS晶体管的漏极、第一PMOS晶体管的栅极、第三PMOS晶体管的栅极均连接，第一PMOS晶体管的漏极与第一NMOS晶体管的漏极连接，第一NMOS晶体管的栅极与第二NMOS晶体管的栅极、第一NMOS晶体管的漏极均连接，第二NMOS晶体管的漏极与第二PMOS晶体管的漏极连接，第一PNP三极管的发射极与第一MOS晶体管的源极连接，第一PNP三极管的基极与第二PNP三极管的基极、第一PNP三极管的集电极、第二PNP三极管的集电极、第三PNP三极管的基极、第三PNP三极管的集电极均连接且接地，第二PNP三极管的发射极通过第一电阻与第二NMOS晶体管的源极连接，第三PNP三极管的发射极通过第二电阻与第三PMOS晶体管的漏极连接。
进一步地，所述第一负反馈电路包括第四PMOS晶体管、第一运算放大器、第三电阻和第四电阻；所述第四PMOS晶体管的栅极与第一运算放大器的输出端连接，第四PMOS晶体管的源极与电源连接，第四PMOS晶体管的漏极通过第三电阻与所述第一运算放大器正向输入端连接，第一运算放大器的反向输入端与第三PMOS晶体管的漏极连接，第一运算放大器的正向输入端通过第四电阻接地，第三PMOS晶体管的栅极与第一运算放大器的偏置端连接，第四PMOS晶体管的漏极与第一供电输出端连接。
进一步地，所述CTRL电路包括第一开关和第二开关，所述第一开关与第一供电输出端连接，所述第二开关与第二供电输出端连接。
芯片系统中数字电路在睡眠状态时，带隙基准电路为第一负反馈电路提供一个参考电压，通过第一供电输出端向负载供电，由于辅助LDO电路所有的器件都工作在亚阈值区，带隙基准电路中MOS管工作在亚阈值区消耗的静态电流小，使得电路整体产生的功耗小，节约电能。
附图说明
图1为本发明提供的一种辅助LDO电路的结构示意图
图2为本发明实施例提供的一种辅助LDO电路的电路结构图；
图3为本发明实施例提供的NMOS管的电流和电压曲线图；
图4为本发明实施例提供的一种切换供电电路的结构示意图；
图5为实施例提供的一种主LDO电路的结构示意图；
图6为本发明实施例提供的一种主LDO电路的电路结构图；
图7为本发明实施例提供的一种CTRL电路的电路结构图。
具体实施方式
本发明实施例中，其中带隙基准电路为第一负反馈电路提供一个参考电压，通过第一负反馈电路为芯片系统提供供电电源。
下面结合说明书附图对本发明实施例作进一步详细描述。
实施例一
如图1和图2所示，本实施例中的辅助LDO电路包括：用于产生参考电压的带隙基准电路A1；用于向负载供电的第一负反馈电路A2，所述第一负反馈电路A2与所述带隙基准电路A1连接；与第一负反馈电路连接的第一供电输出端。在电源上电后，带隙基准电路A1将产生1.2V左右的参考电压提供给第一负反馈电路A2，通过第一负反馈电路A2产生供电电源，通过第一供电输出端LDO1输出给外界负载或其他电路。
所述带隙基准电路A1包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第一NMOS晶体管MN1、第二NMOS晶体管MN2、第一PNP三极管Q1、第二PNP三极管Q2、第三PNP三极管Q3、第一电阻R1和第二电阻R2。
所述第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3的源极均与电源连接，第二PMOS晶体管MP2的栅极与第二PMOS晶体管MP2的漏极、第一PMOS晶体管MP1的栅极、第三PMOS晶体管MP3的栅极均连接，第一PMOS晶体管MP1的漏极与第一NMOS晶体管MN1的漏极连接，第一NMOS晶体管MN1的栅极与第二NMOS晶体管MN2的栅极、第一NMOS晶体管MN1的漏极均连接，第二NMOS晶体管MN2的漏极与第二PMOS晶体管MP2的漏极连接，第一PNP三极管Q1的发射极与第一NMOS晶体管MP1的源极连接，第一PNP三极管Q1的基极与第二PNP三极管Q2的基极、第一PNP三极管Q1的集电极、第二PNP三极管的集电极、第三PNP三极管Q3的基极、第三PNP三极管Q3的集电极均连接且接地，第二PNP三极管Q2的发射极通过第一电阻R1与第二NMOS晶体管MN2的源极连接，第三PNP三极管Q3的发射极通过第二电阻R2与第三PMOS晶体管MP3的漏极连接。
所述第一负反馈电路A1包括第四PMOS晶体管MP4、第一运算放大器OP1、第三电阻R3和第四电阻R4；所述第四PMOS晶体管MP4的栅极与第一运算放大器OP1的输出端连接，第四PMOS晶体管MP4的源极与电源连接，第四PMOS晶体管MP4的漏极通过第三电阻R3与所述第一运算放大器OP1正向输入端连接，第一运算放大器OP1的反向输入端与第三PMOS晶体管MP3的漏极连接，第一运算放大器OP1的正向输入端通过第四电阻R4接地，第三PMOS晶体管MP3的栅极与第一运算放大器OP1的偏置端连接，第四PMOS晶体管MP4的漏极与第一供电输出端LDO1连接。
如图2可以计算得出：
VVBG1＝VBE3+(R2/R1)*VT*ln(n)
VLDO1＝[(R3+R4)/R4]*VVBG1＝[(R3+R4)/R4]*[VBE3+(R2/R1)*VTln(n)]
其中：VVBG1为带隙基准电路产生的参考电压，VBE3为第三PNP三极管Q3的基极与发射极之间的电压，VLDO1为辅助LDO电路输出第一供电输出端LDO1的电压，n表示Q2与Q1的面积的比值，VT为MOS管的阈值电压。
实际情况可以根据公式里的变量进行调节，第一供电输出端LDO1的电压输出可控。
如图3所示，一般的MOS管有三个工作区域：截止区，亚阈值区和饱和区。通常，在模拟电路的设计中都要求其工作在饱和区中，但是为保证其工作在饱和区MOS管会消耗较大的电流，而MOS管工作在亚阈值区时其消耗的静态电流较小。所以本发明利用MOS管的这种特性，本实施例设计的辅助LDO电路使其都工作在亚阈值区，这样得到的辅助LDO电路的静态电流就会比较小，在睡眠状态时，由辅助LDO电路对负载进行供电，就可以实现在睡眠状态下消耗较小的静态电流，如此电路整体产生的功耗小，节约电能。由于本实施例中的电路都是工作在亚阈值区，通过测试和模拟，电路中产生的各路偏置电流都在100nA以下，例如VP1控制的偏置电流，整个辅助LDO电路的整体功耗小于1uA。
在实施例中，带隙基准电路A1和第一负反馈电路A2中的元件和结构也可以更改为其他可以等效替代的其他元件和结构，这样的设计思路都在本专利的保护范围内。
实施例二
本实施例将辅助LDO电路运用到切换供电电路中，如图4、图5、图6和图7所示。
本实施例提供一种切换供电电路，包括：辅助LDO电路；主LDO电路，所述主LDO电路包括第二负反馈电路A3，向第二负反馈电路A3提供参考电压的VBG模块，与第二负反馈电路A3连接的第三开关S3；分别与所述辅助LDO电路和主LDO电路中第二负反馈电路连接的CTRL电路。其中辅助LDO电路在附图中简称“辅LDO”，主LDO电路简称“主LDO”，CTRL电路简称“CTRL”。
所述第二负反馈电路A3包括第二运算放大器OP2、第五PMOS晶体管MP5、第五电阻R5和第六电阻R6、第二供电输出端LDO2；所述第二运算放大器OP2的反向输入端连接VBG模块，第二运算放大器OP2的正向输入端通过第五电阻R5与第五PMOS晶体管MP5的漏极连接，第二运算放大器OP2的输出端与第五PMOS晶体管MP5的栅极连接，第五PMOS晶体管MP5的源极与电源连接，所述第三开关S3通过第六电阻R6与第五电阻R5连接，所述第二运算放大器的正向输入端通过第六电阻与第三开关连接，所述第三开关的另一端接地，第五PMOS晶体管MP5的漏极连接第二供电输出端LDO2。所述第三开关S3可以为NMOS晶体管或其他具有同样功能的开关信号，在实施例里第三开关S3为第三NMOS晶体管MN3，所述第三NMOS晶体管MN3的漏极与第六电阻连接，第三NMOS晶体管MN3的源极接地，使能信号SLEEPHB从第三NMOS晶体管MN3的栅极输入，控制第三NMOS晶体管MN3的工作状态，使能信号SLEEPHB在睡眠模式时启动，同样使能信号SLEEPHB同时控制VBG模块和第二运算放大器OP2的工作状态，都是在睡眠状态下启动，关闭整个主LDO电路，节约电能；在正常工作下，使能信号SLEEPHB不启动，整个主LDO电路正常工作。
如图5可以计算得出：
VLDO2＝[(R5+R6)/R6]*VVBG2
其中VVBG2为VBG模块产生的1.2V的参考电压，VLDO2为主LDO电路输出的第二供电输出端LDO2的电压。
在主LDO电路中，当电路上电后，正常模式下，使能信号SLEEPHB＝1(1表示高电平,0表示低电平，以下相同)，整个主LDO电路正常工作，VBG模块产生1.2V的参考电压给第二运算放大器OP2的反向输入端，通过第二负反馈电路A3产生给电路供电的电源，在第二供电输出端LDO2输出给负载，此时，第三开关S3导通，即第三NMOS晶体管MN3导通，在第二供电输出端LDO2产生供电电源；当使能信号SLEEPHB＝0，即第二供电输出端LDO2到地的通路被断开，同时把主LDO电路的各个模块都关闭,以节省功耗。
在实施例中，CTRL电路包括第一开关S1和第二开关S2，所述第一开关S1与第一供电输出端LDO1连接，所述第二开关S2与第二供电输出端LDO2连接。本实施例中的第一开关S1和第二开关S2也可以采用其他类似能够实现开关闭合的开关信号进行切换，只要能实现这样的通断功能即在本专利的保护范围之内。对于主LDO电路和辅助LDO电路设计实现形式也可改为其他结构实现，单独或组合使用均可。
在整个切换供电电路中，CTRL电路有两个开关，在正常工作状态下，此时主LDO电路中使能信号SLEEPHB＝1，主LDO电路和辅助LDO电路都可以正常工作，第二开关S2闭合，主LDO电路从第二供电输出端LDO2输出电压，通过第二开关S2将电压送到供电端VDD’，此时第一开关S1断开，辅助LDO电路的第一供电输出端LDO1的电压不能送出，这样就实现了在正常工作时，选择具有大驱动能力的主LDO电路对供电端VDD’进行供电；在睡眠状态下，此时主LDO电路中SLEEPHB＝0，即第二供电输出端LDO2到地的通路被断开，主LDO电路各个模块全部关闭，不能正常工作，第二供电输出端LDO2无电压送出，而辅助LDO电路还是正常工作，此时第一开关S1闭合，辅助LDO电路将第一供电输出端LDO1的电压送到CTRL电路通过第一开关S1到供电端VDD’，这样就保证负载系统可以处于随时进行唤醒的状态，负载电路系统可以为芯片中的数字电路系统，其他满足这样的条件的电路系统也在本实施例的保护范围之内。
本实施例的设计思路为：主LDO电路部分实现了一个高精度和大带负载能力的LDO，其所有的器件都工作在饱和区，其在实现较好的性能的同时，消耗的静态电流也较大，主要用在电路正常工作时给整个负载电路系统供电，负载电路不局限于芯片中的数字电路系统。
辅助LDO电路的情况已在实施例一中详细描述，在此不再叙述。
辅助LDO工作在亚阈值区，其消耗的静态电流较小，主要用在电路进入睡眠状态时给系统供电(供电电流较小)。
CTRL(控制)电路的主要作用是实现在系统切换时，给系统提供不同的供电方式，能够灵活的进行切换。
本技术的创新点有对电路供电系统的电源切换，其保证在正常工作时，给系统提供大负载能力的电源，而当负载系统为睡眠状态时，供电切换电路就切换到静态电流很小的电路给系统供电。这样既保证了系统的正常工作，又能实现节约电能的要求。实施例一提供了一种新型的工作在亚阈值区的辅助LDO电路，其在正常工作中，辅助LDO电路的静态电流很小，消耗的功率小，运用这一特性，也可以运用到其他的芯片等其他系统的供电电路中。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种辅助LDO电路，其特征在于，包括：
用于产生参考电压的带隙基准电路；
用于向负载供电的第一负反馈电路，所述第一负反馈电路与所述带隙基准电路连接；
与第一负反馈电路连接的第一供电输出端。
2.根据权利要求1所述的辅助LDO电路，其特征在于，所述带隙基准电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一PNP三极管、第二PNP三极管、第三PNP三极管、第一电阻和第二电阻；
所述第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管的源极均与电源连接，第二PMOS晶体管的栅极与第二PMOS晶体管的漏极、第一PMOS晶体管的栅极、第三PMOS晶体管的栅极均连接，第一PMOS晶体管的漏极与第一NMOS晶体管的漏极连接，第一NMOS晶体管的栅极与第二NMOS晶体管的栅极、第一NMOS晶体管的漏极均连接，第二NMOS晶体管的漏极与第二PMOS晶体管的漏极连接，第一PNP三极管的发射极与第一NMOS晶体管的源极连接，第一PNP三极管的基极与第二PNP三极管的基极、第一PNP三极管的集电极、第二PNP三极管的集电极、第三PNP三极管的基极、第三PNP三极管的集电极均连接且接地，第二PNP三极管的发射极通过第一电阻与第二NMOS晶体管的源极连接，第三PNP三极管的发射极通过第二电阻与第三PMOS晶体管的漏极连接。
3.根据权利要求1或2所述的辅助LDO电路，其特征在于，所述第一负反馈电路包括第四PMOS晶体管、第一运算放大器、第三电阻和第四电阻；
所述第四PMOS晶体管的栅极与第一运算放大器的输出端连接，第四PMOS晶体管的源极与电源连接，第四PMOS晶体管的漏极通过第三电阻与所述第一运算放大器正向输入端连接，第一运算放大器的反向输入端与第三PMOS晶体管的漏极连接，第一运算放大器的正向输入端通过第四电阻接地，第三PMOS晶体管的栅极与第一运算放大器的偏置端连接，第四PMOS晶体管的漏极与第一供电输出端连接。
4.一种切换供电电路，其特征在于，包括：
辅助LDO电路；
主LDO电路，所述主LDO电路包括第二负反馈电路、向第二负反馈电路提供参考电压的VBG模块、与第二负反馈电路连接的第三开关；
分别与所述辅助LDO电路和主LDO电路中第二负反馈电路连接的CTRL电路。
5.根据权利要求4所述的切换供电电路，其特征在于，所述第二负反馈电路包括第二运算放大器、第五PMOS晶体管、第五电阻和第六电阻、第二供电输出端；
所述第二运算放大器的反向输入端连接VBG模块，第二运算放大器的正向输入端通过第五电阻与第五PMOS晶体管的漏极连接，第二运算放大器的输出端与第五PMOS晶体管的栅极连接，第五PMOS晶体管的源极与电源连接，所述第二运算放大器的正向输入端通过第六电阻与第三开关连接，所述第三开关的另一端接地，第五PMOS晶体管的漏极连接第二供电输出端。
6.根据权利要求4或5所述的切换供电电路，所述第三开关为第三NMOS晶体管，所述第三NMOS晶体管的漏极与第六电阻连接，第三NMOS晶体管的源极接地。
7.根据权利要求4所述的切换供电电路，其特征在于，所述辅助LDO电路包括：
用于产生参考电压的带隙基准电路；
用于向负载供电的第一负反馈电路，所述第一负反馈电路与所述带隙基准电路连接；
与第一负反馈电路连接的第一供电输出端。
8.根据权利要求7所述的切换供电电路，其特征在于，所述带隙基准电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一PNP三极管、第二PNP三极管、第三PNP三极管、第一电阻和第二电阻；
所述第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管的源极均与电源连接，第二PMOS晶体管的栅极与第二PMOS晶体管的漏极、第一PMOS晶体管的栅极、第三PMOS晶体管的栅极均连接，第一PMOS晶体管的漏极与第一NMOS晶体管的漏极连接，第一NMOS晶体管的栅极与第二NMOS晶体管的栅极、第一NMOS晶体管的漏极均连接，第二NMOS晶体管的漏极与第二PMOS晶体管的漏极连接，第一PNP三极管的发射极与第一NMOS晶体管的源极连接，第一PNP三极管的基极与第二PNP三极管的基极、第一PNP三极管的集电极、第二PNP三极管的集电极、第三PNP三极管的基极、第三PNP三极管的集电极均连接且接地，第二PNP三极管的发射极通过第一电阻与第二NMOS晶体管的源极连接，第三PNP三极管的发射极通过第二电阻与第三PMOS晶体管的漏极连接。
9.根据权利要求7所述的切换供电电路，其特征在于，所述第一负反馈电路包括第四PMOS晶体管、第一运算放大器、第三电阻和第四电阻；
所述第四PMOS晶体管的栅极与第一运算放大器的输出端连接，第四PMOS晶体管的源极与电源连接，第四PMOS晶体管的漏极通过第三电阻与所述第一运算放大器正向输入端连接，第一运算放大器的反向输入端与第三PMOS晶体管的漏极连接，第一运算放大器的正向输入端通过第四电阻接地，第三PMOS晶体管的栅极与第一运算放大器的偏置端连接，第四PMOS晶体管的漏极与第一供电输出端连接。
10.根据权利要求4或5或9所述的切换供电电路，其特征在于，所述CTRL电路包括第一开关和第二开关，所述第一开关与所述第一供电输出端连接，所述第二开关与第二供电输出端连接。
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