JP2015037287A - バイアス電流制御回路 - Google Patents

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卓也 大井
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卓也 大井
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Abstract

【課題】より小型の回路でバイアス電流を制御可能にすることによって小型、低消費電力のバイアス電流制御回路を提供する。
【解決手段】基準電圧VHがベース端子に印加されるバイポーラトランジスタ101、バイポーラトランジスタ101と共に第1差動対をなし、制御電圧VGHがベース端子に印加されるバイポーラトランジスタ102、基準電圧VLのレベルに応じてオンするバイポーラトランジスタ103、第1差動対と直列に接続され、バイポーラトランジスタ103と共に第2差動対をなして制御電圧VGLと基準電圧VLとの差分に応じてオンすることにより第1差動対に電流を供給するバイポーラトランジスタ104、第1差動対に接続され、バイポーラトランジスタ101から出力された電流に基づいてバイアス電流を出力するMOSトランジスタ105〜107によりバイアス電流制御回路を構成する。
【選択図】 図1

Description

本発明は、電子回路に供給されるバイアス電流を制御するバイアス電流制御回路に関する。
現在、トランジスタや演算増幅回路等のデバイスにバイアス電流を供給し、デバイスの特性上の動作点を設定することが行われている。図9(a)、(b)、(c)は、バイアス電流を出力するための公知の回路を示した図である。図9(a)に示した回路は、バイアス電流を出力する回路をオン(バイアス電流出力)、オフ(バイアス電流出力停止)させる信号PD、PD’を出力する。図9(b)及び図9(c)に示した回路は、信号PD、PD’を入力してバイアス電流を出力する。図9(a)に示した回路は、比較器91と、比較器92と、ロジック回路93と、を有している。比較器91及び比較器92は2つの入力端子に入力制御電圧が印加され、他方の入力端子にはリファレンス電圧が印加される。
比較器91、92は入力制御電圧とリファレンス電圧とを比較して出力端子から信号を出力する。比較器91、92から出力された信号は、ロジック回路93に入力される。ロジック回路93からは信号PD’と、これを反転させた信号PDとが出力される。
信号PD、PD’は、図9(b)または図9(c)に示した回路に入力される。図9(b)に示した回路では、信号PD’がMOSトランジスタ94のゲートをオン、オフし、信号PDがMOSトランジスタ95のゲートをオン、オフする。このような動作により、端子96からバイアス電流を出力したり、出力を停止させたりすることができる。また、図9(c)に示した回路では、信号PD’がMOSトランジスタ97のゲートをオン、オフし、信号PDがMOSトランジスタ98のゲートをオン、オフし、端子99からバイアス電流を出力したり、出力を停止させたりすることができる。なお、図9に示した回路においては、以下の条件の範囲でバイアス電流をオンにし、それ以外の条件ではバイアス電流をオフとすることができる。
リファレンス電圧1<リファレンス電圧2
リファレンス電圧1<制御電圧<リファレンス電圧2
このように、従来のバイアス電流を出力する回路は、入力制御電圧を各々異なるリファレンス電圧と比較する2つの比較器が必要であった。
また、特許文献1には、入力信号が良品であるか否かを判定する判定回路が記載されている。特許文献1記載の判定回路は、入力信号を閾値と比較してロジック回路を通し、判定信号を出力する。引用文献1記載の判定回路においても、入力信号と閾値とを比較するために2つの比較器が必要となる。
特開2002−350506号公報
しかしながら、電子回路においては、回路構成の小型化及び消費電力の低減が常に要求されている。このため、上記したように、一般的に回路規模が大きい比較器を2つ有する構成は、さらなる小型化、省電力化のために改善の余地があるものといえる。
本発明は、上記した点に鑑みてなされたものであり、より小型の回路でバイアス電流を制御可能にし、小型、低消費電力のバイアス電流制御回路を提供することを目的とする。
以上の課題を解決するため、本発明の一態様のバイアス電流制御回路は、互いに異なる基準電圧が入力される複数の基準電圧用入力端子(例えば図1に示したバイポーラトランジスタ101、103のベース端子)と、前記基準電圧に対応する制御電圧が入力される制御電圧用入力端子(例えば図1に示したバイポーラトランジスタ102、104のベース端子)と、電流源(例えば図1に示した基準電流原1)と、を備え、前記制御電圧のレベルに応じて、前記電流源の電流に比例したバイアス電流の出力及び停止を制御することを特徴とする。
また、以上の課題を解決するため、本発明の一態様のバイアス電流制御回路は、第1基準電圧が制御端子に印加される第1トランジスタ(例えば図1、図7に示したバイポーラトランジスタ101)と、前記第1トランジスタと共に第1差動対をなし、前記第1基準電圧に対応した第1制御電圧が制御端子に印加される第2トランジスタ(例えば図1、図7に示したバイポーラトランジスタ102)と、前記第1差動対と並列に接続され、第2基準電圧が制御端子に印加される第3トランジスタ(例えば図1、図7に示したバイポーラトランジスタ103)と、前記第1差動対と直列に接続され、前記第3トランジスタと共に第2差動対をなし、前記第2基準電圧に対応した第2制御電圧が制御端子に印加され、第2基準電圧と第2制御電圧との差分に応じてオンすることにより前記第1差動対に電流を供給する第4トランジスタ(例えば図1、図7に示したバイポーラトランジスタ104)と、前記第1差動対に接続され、前記第1トランジスタから出力された電流に基づく電流をバイアス電流として出力するバイアス電流出力回路(例えば図1、図7に示したMOSトランジスタ105〜107)と、を有することを特徴とする。
また、本発明の一態様のバイアス電流制御回路は、上記発明において、前記第1トランジスタと前記第2トランジスタとは電流流入端子同士が接続され、前記第1トランジスタ及び前記第2トランジスタの共通の前記電流流入端子に前記第4トランジスタの電流流出端子が接続され、前記第4トランジスタと前記第3トランジスタとは電流流入端子同士が接続され、前記バイアス電流出力回路は、前記第2トランジスタの電流出力端子に一端が接続され、他端が電源端子に接続される第1負荷素子と、前記第1トランジスタの電流出力端子にダイオード接続される第5トランジスタと、前記第5トランジスタを流れる電流のミラー電流をバイアス電流として出力する第6トランジスタと、を有し、さらに、前記第3トランジスタの電流流出端子に一端が接続され、他端が前記第5トランジスタの電流流出端子に接続される第2負荷素子(例えば図1に示したバイポーラトランジスタ108及びMOSトランジスタ109)と、を有することが望ましい。
また、本発明の一態様のバイアス電流制御回路は、上記発明において、前記第1トランジスタと前記第2トランジスタとは電流流入端子同士が接続され、前記第1トランジスタ及び前記第2トランジスタの共通の前記電流流入端子に前記第4トランジスタの電流流出端子が接続され、前記第4トランジスタと前記第3トランジスタとは電流流入端子同士が接続され、前記バイアス電流出力回路は、前記第2トランジスタの電流出力端子に一端が接続され、他端が電源端子に接続される第1負荷素子と、前記第1トランジスタの電流出力端子にダイオード接続される第5トランジスタと、前記第5トランジスタを流れる電流のミラー電流をバイアス電流として出力する第6トランジスタと、を有し、さらに、前記第3トランジスタの電流流出端子に一端が接続され、他端が前記第2トランジスタの電流流出端子に接続される第2負荷素子(例えば図7に示したバイポーラトランジスタ108)と、を有することが望ましい。
上記した発明によれば、より小型の回路でバイアス電流を制御可能にし、小型、低消費電力のバイアス電流制御回路を提供することができる。
本発明の第1実施形態のバイアス電流制御回路の構成を説明するため図である。 図1に示した基準電流源を説明するための図である。 図1に示した基準電流源の他の例を説明するための図である。 図1に示した内部基準電圧を生成する回路の構成例を示した図である。 図1に示した、ゲイン制御電圧を生成する回路を説明するための図である。 本発明の第1実施形態のバイアス電流Ibの出力条件を説明するための図である。 本発明の第2実施形態のバイアス電流制御回路を説明するための図である。 図7に示した、バイアス電流の出力条件を説明するための図である。 バイアス電流を出力するための公知の回路を示した図である。
以下、本発明のバイアス電流制御回路の第1実施形態、第2実施形態を説明する。
[第1実施形態]
1 回路構成
図1は、本発明の第1実施形態のバイアス電流制御回路の構成を説明するため図である。図1に示したバイアス電流制御回路は、基準電圧VHがベース端子に印加されるバイポーラトランジスタ101と、バイポーラトランジスタ101と共に差動対をなし、基準電圧VHに対応する制御電圧VGHがベース端子に印加されるバイポーラトランジスタ102と、バイポーラトランジスタ101、102の差動対と並列に接続され、基準電圧VLがベース端子に印加されるバイポーラトランジスタ103と、バイポーラトランジスタ101、102の差動対と直列に接続され、バイポーラトランジスタ103と共に差動対をなして基準電圧VLに対応した制御電圧VGLがベース端子に印加され、基準電圧VLと制御電圧VGLとの差分に応じてオンすることによりバイポーラトランジスタ101、102の差動対に電流を供給するバイポーラトランジスタ104と、バイポーラトランジスタ101、102の差動対に接続され、バイポーラトランジスタ101から出力された電流に基づく電流をバイアス電流として出力するバイアス電流出力回路を構成するMOSトランジスタ105〜107と、を有している。
バイポーラトランジスタ101、102はエミッタ端子同士が接続される。バイポーラトランジスタ104のコレクタ端子は、バイポーラトランジスタ101、102に共通のエミッタ端子に接続される。バイポーラトランジスタ104とバイポーラトランジスタ103とは、エミッタ同士が接続される。MOSトランジスタ107のソース及びゲート端子はバイポーラトランジスタ102のコレクタ端子に接続され、ドレイン端子はMOSトランジスタ105のドレイン端子に接続される。MOSトランジスタ105はバイポーラトランジスタ101のコレクタ端子にダイオード接続される。MOSトランジスタ106は、MOSトランジスタ105のソース、ドレイン間を流れる電流のミラー電流をバイアス電流として出力する。
さらに、バイポーラトランジスタ108のエミッタ端子はバイポーラトランジスタ103のコレクタ端子に接続され、他端はMOSトランジスタ109のソース端子及びゲート端子に接続される。MOSトランジスタ109のドレイン端子はMOSトランジスタ105のドレイン端子に接続される。そして、MOSトランジスタ107、105、109のドレイン端子は、電源Vccに接続される。
MOSトランジスタ105は、バイアス電流Ibとして出力される電流のミラー元及びロード(負荷)として使用される。MOSトランジスタ106は、MOSトランジスタ105の電流をミラーして、バイアス電流Ibとして出力する。バイポーラトランジスタ108及びMOSトランジスタ109は、負荷として使用される。
また、バイアス電流制御回路は、バイポーラトランジスタ101のベース端子に内部基準電圧VHを印加する電源3と、バイポーラトランジスタ103のベース端子に内部基準電圧VLを印加する電源2と、を有している。
第1実施形態のバイアス電流制御回路は、図1に示した構成に限定されるものではない。例えば、図1に示したバイアス電流制御回路において、判定段に使用されるバイポーラトランジスタ101〜104及びダイオードとして使用されるバイポーラトランジスタ108にMOSトランジスタを用いることも可能である。また、第1実施形態では、例えば、MOSトランジスタのカレントミラー精度を上げるため、MOSトランジスタ105〜107をカスコード構成にすることも考えられる。
以下、図1に示したバイアス電流制御回路に含まれる構成及び差動対に印加される各電圧について説明する。
1.1 基準電流源
図2、図3は、基準電流源1の構成例を示す図である。図2に示した基準電流源1は、ダイオード接続されるN型のMOSトランジスタ201と、MOSトランジスタ201とミラー接続されるMOSトランジスタ202と、MOSトランジスタ201のドレイン端子に接続される負荷素子203と、によって構成される。また、図3に示した基準電流源1は、ダイオード接続されるバイポーラトランジスタ301と、バイポーラトランジスタ301とミラー接続されるバイポーラトランジスタ302と、バイポーラトランジスタ301のコレクタ端子に接続される負荷素子303、コレクタ端子に接続される負荷素子305、バイポーラトランジスタ302のエミッタ端子に接続される負荷素子304と、によって構成される。
図2、図3に示したように、基準電流源1は、MOSトランジスタを用いた構成でもよいし、バイポーラトランジスタを用いた構成でもよい。
1.2 内部基準電圧
内部基準電圧VH、内部基準電圧VLは、電源Vccの電圧を負荷素子によって分割して生成することができる。また、回路がバンドギャップ回路を有している場合、バンドギャップ出力電圧を負荷素子によって分割して生成してもよい。
図4は、電源Vccによって供給される電圧を負荷素子によって分割し、内部基準電圧VH、VLを生成する回路の構成例を示した図である。図4に示した回路は、電源とグランド端子との間に接続される複数の負荷素子401a、401b、401c、401d、401eを有している。図4に示した回路においては、負荷素子401bと負荷素子401cとの間の接点(タップ)から内部基準電圧VHが出力される。また、負荷素子401dと負荷素子401eとの間のタップから内部基準電圧VLが出力される。図4に示した回路においては、負荷素子401a〜401eによって順次電圧降下が起こり、内部基準電圧VHの値は内部基準電圧VLの値よりも大きくなる。
1.3 ゲイン制御電圧
第1実施形態において、ゲイン制御電圧VGHとゲイン制御電圧VGLは同じ値であってもよい。ただし、バイポーラトランジスタ104とバイポーラトランジスタ102とを縦積みの構成とすると、バイポーラトランジスタ102がバイポーラトランジスタ104よりも上に配置される。このときの回路の性能を考慮すると、ゲイン制御電圧VGHとゲイン制御電圧VGLとの間に以下の関係があることが望ましい。
ゲイン制御電圧VGH > ゲイン制御電圧VGL
図5は、ゲイン制御電圧VGH、VGLを生成する回路を説明するための図である。図5に示した回路は、反転増幅器511、反転増幅器512、反転増幅器513を有している。反転増幅器511の反転入力端子には入力制御電圧VGが印加される。反転増幅器511の非反転入力端子には電圧V1が印加され、反転増幅器511は入力制御電圧を増幅し、増幅信号を出力端子から出力する。
また、反転増幅器512の反転入力端子には反転増幅器511から出力された増幅信号が入力される。反転増幅器512の非反転入力端子には電圧V2が印加され、反転増幅器511は増幅信号を増幅し、増幅された信号を出力端子からゲイン制御電圧VGHとして出力する。反転増幅器513の反転入力端子には反転増幅器511から出力された増幅信号が入力される。反転増幅器513の非反転入力端子には電圧V3が印加され、反転増幅器513は増幅信号を増幅し、増幅された信号を出力端子からゲイン制御電圧VGLとして出力する。
反転増幅器511〜513に含まれる負荷素子の抵抗値Rは任意に設定可能である。第1実施形態では、負荷素子の抵抗値Rを全ての負荷素子で同じ値とする。図5に示した回路において、ゲイン制御電圧VGHとゲイン制御電圧VGLとの間には、以下の式(1)の関係がある。
ゲイン制御電圧VGH=ゲイン制御電圧VGL+オフセット電圧 …式(1)
式(1)において、オフセット電圧は値が0より大きい一定の値を有する電圧である。図5に示した回路では、オフセット電圧が以下の式(2)によって設定される。式(2)において、V2は反転増幅器512の非反転入力端子に印加される電圧の値である。また、V3は反転増幅器513の非反転入力端子に印加される電圧の値である。電圧値V2と電圧値V3との間には、V2>V3の関係がある。
オフセット電圧=2(V2−V3) …式(2)
オフセット電圧が式(2)のように設定される場合、内部基準電圧VH、内部基準電圧VLとオフセット電圧との間には、以下の式(3)の関係が成立する。
内部基準電圧VH>内部基準電圧VL+オフセット電圧 …式(3)
なお、第1実施形態は、ゲイン制御電圧の生成に図5に示した回路を使うものに限定されるものではない。即ち、第1実施形態は、別の回路を使ってゲイン制御電圧VGH、VGLを生成してもよいし、この回路はバイアス電流制御回路の外部に設けられるものであってもよい。
2 動作
次に、図1に示したバイアス電流制御回路の動作を説明する。なお、ここでは、ゲイン制御電圧VGHとゲイン制御電圧VGLとが上記した式(1)の関係を満たすものとする。
2.1 ゲイン制御電圧VGH<内部基準電圧VH、かつ、ゲイン制御電圧VGL<内部基準電圧VLが成立する場合
上記関係が成立する場合、図1に示したバイアス電流制御回路において、基準電流源1から供給された電流は、バイポーラトランジスタ103、108、MOSトランジスタ109を流れる。このため、MOSトランジスタ106には電流が流れずにバイアス電流Ibは出力されない。
2.2 ゲイン制御電圧VGH<内部基準電圧VH、かつ、ゲイン制御電圧VGL>内部基準電圧VLが成立する場合
上記関係が成立する場合、図1に示したバイアス電流制御回路において、基準電流源1から供給された電流は、バイポーラトランジスタ104、101、MOSトランジスタ105を流れる。MOSトランジスタ105を流れる電流がMOSトランジスタ106にミラーされ、MOSトランジスタ106を流れる電流がバイアス電流Ibとして出力される。なお、バイアス電流Ibの値、MOSトランジスタ105とMOSトランジスタ106とのミラー比及び基準電流源1から供給される電流によって決定する。
2.3 ゲイン制御電圧VGH>内部基準電圧VH、かつ、ゲイン制御電圧VGL>内部基準電圧VLが成立する場合
上記関係が成立する場合、図1に示したバイアス電流制御回路において、基準電流源1から供給された電流は、バイポーラトランジスタ104、102、MOSトランジスタ107を流れる。このため、MOSトランジスタ106には電流が流れずに、バイアス電流Ibは出力されない。
図6は、以上説明したバイアス電流Ibの出力条件を説明するための図であって、バイアス電流Ibと入力制御電圧VGとの関係を示している。入力制御電圧VGは、図5に示したように、ゲイン制御電圧VGH、VGLを生成する際の基準となる電圧であり、外部から供給される。図6では、横軸に入力制御電圧VGを、縦軸にバイアス電流Ibを示している。図6に示したように、バイアス電流Ibは、入力制御電圧VGが「VG1」になると立ち上り、入力制御電圧VGが「VG2」から「VG3」である間に最大値をとる。そして、入力制御電圧VGが「VG4」になると立ち下り、出力されなくなる。
以上説明したように、図1に示したバイアス電流制御回路は、2つの差動対で、バイアス電流Ibを出力するための回路(MOSトランジスタ105〜107)を共用することができる。このため、第1実施形態のバイアス電流制御回路は、独立した比較器を2つ有する既存の回路よりも小型、かつ低消費電力のバイアス電流制御回路を実現することが可能になる。
また、第1実施形態によれば、バイアス電流Ibが入力制御電圧VGに追随して緩やかに変化するので、バイアス電流Ibの出力特性が連続性を持つことが分かる。また、立ち上りが緩やかに変化するバイアス電流Ibによれば、バイアス電流Ibの入力によって動作する回路のノイズを低減し、回路における電磁妨害(EMI:Electro Magnetic Interference)を低減することができる。
[第2実施形態]
1 回路構成
図7は、本発明の第2実施形態のバイアス電流制御回路を説明するための図である。図7に示したバイアス電流制御回路のうち、図1に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
図7は、ゲイン制御電圧VGHがバイポーラトランジスタ102のベース端子に印加され、内部基準電圧VHがバイポーラトランジスタ101のベース端子に印加されている点で第1実施形態のバイアス電流制御回路と相違している。つまり、第2実施形態のバイアス電流制御回路は、第1実施形態のバイアス電流制御回路に対し、ゲイン制御電圧VGH及び内部基準電圧VHが印加されるバイポーラトランジスタが反対になっている。また、図7に示したバイアス電流制御回路では、図1に示したMOSトランジスタ109がなく、バイポーラトランジスタ103のコレクタ端子がバイポーラトランジスタ108のエミッタ端子に接続されている。
このような第2実施形態のバイアス電流制御回路は、以下のように動作する。
1 動作
以下、第2実施形態のバイアス電流制御回路の動作を説明する。第2実施形態においても、ゲイン制御電圧VGHとゲイン制御電圧VGLとは式(1)に示した関係を有するものとする。
2.1 ゲイン制御電圧VGH<内部基準電圧VH、かつ、ゲイン制御電圧VGL<内部基準電圧VLが成立する場合
上記関係が成立する場合、図7に示したバイアス電流制御回路において、基準電流源1から供給された電流は、バイポーラトランジスタ103、108、MOSトランジスタ105を通る。MOSトランジスタ105を流れる電流がMOSトランジスタ106にミラーされ、MOSトランジスタ106を流れる電流がバイアス電流Ibとして出力される。
2.2 ゲイン制御電圧VGH<内部基準電圧VH、かつ、ゲイン制御電圧VGL>内部基準電圧VLが成立する場合
上記関係が成立する場合、図7に示したバイアス電流制御回路において、基準電流源1から供給された電流は、バイポーラトランジスタ104、101、MOSトランジスタ107を流れる。このため、MOSトランジスタ106には電流が流れずに、バイアス電流Ibは出力されない。
2.3 ゲイン制御電圧VGH>内部基準電圧VH、かつ、ゲイン制御電圧VGL>内部基準電圧VLが成立する場合
上記関係が成立する場合、図7に示したバイアス電流制御回路において、基準電流源1から供給された電流は、バイポーラトランジスタ104、102、MOSトランジスタ105を流れる。MOSトランジスタ105を流れる電流がMOSトランジスタ106にミラーされ、MOSトランジスタ106を流れる電流がバイアス電流Ibとして出力される。
図8は、以上説明した第2実施形態のバイアス電流Ibの出力条件を説明するための図であって、バイアス電流Ibと入力制御電圧VGとの関係を示している。図8では、横軸に入力制御電圧VGを、横軸にバイアス電流Ibを示している。図8に示したように、バイアス電流Ibは、入力制御電圧VGが「VG5」になると立ち下り、入力制御電圧VGが「VG6」から「VG7」である間に最小値をとる。そして、入力制御電圧VGが「VG8」になると立ち上がり、最大値となる。
このような第2実施形態のバイアス電流制御回路によれば、入力制御電圧の値が所定の範囲にある場合にのみバイアス電流Ibの出力を停止させることができる。
本発明のバイアス電流制御回路は、小型、低消費電力が要求される分野に好適である。
1 基準電流源
2、3 電源
4 端子
101〜104、108 バイポーラトランジスタ
105〜107、109 MOSトランジスタ
511〜513 反転増幅器

Claims (4)

  1. 互いに異なる基準電圧が入力される複数の基準電圧用入力端子と、
    前記基準電圧に対応する制御電圧が入力される制御電圧用入力端子と、
    電流源と、を備え、
    前記制御電圧のレベルに応じて、前記電流源の電流に比例したバイアス電流の出力及び停止を制御することを特徴とするバイアス電流制御回路。
  2. 第1基準電圧が制御端子に印加される第1トランジスタと、
    前記第1トランジスタと共に第1差動対をなし、前記第1基準電圧に対応した第1制御電圧が制御端子に印加される第2トランジスタと、
    前記第1差動対と並列に接続され、第2基準電圧が制御端子に印加される第3トランジスタと、
    前記第1差動対と直列に接続され、前記第3トランジスタと共に第2差動対をなし、前記第2基準電圧に対応した第2制御電圧が制御端子に印加され、第2基準電圧と第2制御電圧との差分に応じてオンすることにより前記第1差動対に電流を供給する第4トランジスタと、
    前記第1差動対に接続され、前記第1トランジスタから出力された電流に基づく電流をバイアス電流として出力するバイアス電流出力回路と、
    を有することを特徴とするバイアス電流制御回路。
  3. 前記第1トランジスタと前記第2トランジスタとは電流流入端子同士が接続され、前記第1トランジスタ及び前記第2トランジスタの共通の前記電流流入端子に前記第4トランジスタの電流流出端子が接続され、前記第4トランジスタと前記第3トランジスタとは電流流入端子同士が接続され、
    前記バイアス電流出力回路は、前記第2トランジスタの電流出力端子に一端が接続され、他端が電源端子に接続される第1負荷素子と、前記第1トランジスタの電流出力端子にダイオード接続される第5トランジスタと、前記第5トランジスタを流れる電流のミラー電流をバイアス電流として出力する第6トランジスタと、を有し、
    さらに、前記第3トランジスタの電流流出端子に一端が接続され、他端が前記第5トランジスタの電流流出端子に接続される第2負荷素子と、
    を有することを特徴とする請求項2に記載のバイアス電流制御回路。
  4. 前記第1トランジスタと前記第2トランジスタとは電流流入端子同士が接続され、前記第1トランジスタ及び前記第2トランジスタの共通の前記電流流入端子に前記第4トランジスタの電流流出端子が接続され、前記第4トランジスタと前記第3トランジスタとは電流流入端子同士が接続され、
    前記バイアス電流出力回路は、前記第2トランジスタの電流出力端子に一端が接続され、他端が電源端子に接続される第1負荷素子と、前記第1トランジスタの電流出力端子にダイオード接続される第5トランジスタと、前記第5トランジスタを流れる電流のミラー電流をバイアス電流として出力する第6トランジスタと、を有し、
    さらに、前記第3トランジスタの電流流出端子に一端が接続され、他端が前記第2トランジスタの電流流出端子に接続される第2負荷素子と、
    を有することを特徴とする請求項2に記載のバイアス電流制御回路。
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