KR20150130997A

KR20150130997A - 보상 커패시터의 크기를 감소시키고 그리고 넓은 범위의 esr 값들의 외부 커패시터를 제공하는 전류 버퍼를 구비하는 ｕｓｂ 레귤레이터

Info

Publication number: KR20150130997A
Application number: KR1020157023255A
Authority: KR
Inventors: 후아민 저우; 우와이 마틴; 크리스티안 알비나; 프리츠 슐룬더; 민 르
Original assignee: 마이크로칩 테크놀로지 인코포레이티드
Priority date: 2013-03-14
Filing date: 2014-03-12
Publication date: 2015-11-24
Also published as: EP2972642A2; WO2014159507A2; US9471074B2; TWI660259B; WO2014159507A3; TW201502746A; CN105009017A; EP2972642B1; CN105009017B; US20140266107A1

Abstract

전압 레귤레이터는 제1 스테이지인 연산 증폭기와 마지막 스테이지인 전력 트랜지스터 사이에 추가되는 큰 gm 전류 버퍼 드라이버를 포함한다. 이 전류 버퍼 때문에, 레귤레이터 안정화에 필요한 최대 내부 및 외부 보상 커패시턴스들이 상당히 감소될 수 있다. 전류 버퍼 보상 회로는 (저 ESR 레이팅로부터 고 ESR 레이팅을 갖는) 외부 커패시터 종류들을 선택하는데 유연성을 증가시키는 넓은 범위의 외부 커패시터 크기들을 가능케 한다.

Description

보상 커패시터의 크기를 감소시키고 그리고 넓은 범위의 ESR 값들의 외부 커패시터를 제공하는 전류 버퍼를 구비하는 ＵＳＢ 레귤레이터{USB REGULATOR WITH CURRENT BUFFER TO REDUCE COMPENSATION CAPACITOR SIZE AND PROVIDE FOR WIDE RANGE OF ESR VALUES OF EXTERNAL CAPACITOR}

본 출원은 2013년 3월 14일자로 출원된 공동 소유의 미국 가출원 61/780,985호의 우선권을 청구하며, 상기 가출원은 이로써 모든 목적을 위해 본 명세서에 참조로서 통합된다.

본 발명은 USB 전압 레귤레이터들에 관한 것으로, 특히 보상 커패시터 크기를 감소시키고 그리고 넓은 범위의 외부 보상 커패시터 ESR 값들을 제공하는 전류 버퍼를 구비하는 USB 전압 레귤레이터에 관한 것이다.

USB 전압 레귤레이터들은 극히 작은 등가 직렬 저항(ESR) 값, 예를 들면 약 10밀리옴으로 동작한다. 세라믹 커패시터 제조업자들이 그들의 데이터 시트들에 ESR 값을 좀처럼 명시하지 않기 때문에 이 ESR 값은 매우 정확하지 않다. 또한, 정확한 값은 외부 커패시터의 크기/전압 레이팅 설계에 의해 결정되고, 또한 그 값은 사용자의 연결 토폴로지 (회로 보드 레이아웃 그리고 회로 보드 레이아웃에 사용되는 컴포넌트들)에 근거하여 변할 수 있는데, 예를 들어 병렬로 복수의 작은 커패시터들을 부착하면 이에 의해 ESR이 감소 되거나; 또는 커패시터에 연결하기 위해 얇거나/긴(thin/long) 인쇄 회로 보드 트레이스들을 이용하면, 이에 의해 구리 트레이스 저항 ESR이 추가될 수 있다. 전형적으로 외부에서 보상된 저전압 강하(LDO : low-drop out) 전압 레귤레이터는, 한정된 범위의 ESR 레이팅들로 안정시키기 위해 큰 값의 외부 커패시터들을 사용한다. ESR 값들은, 부하 조건들에 의해 결정되는 LDO 전압 레귤레이터의 가변적인 영점(zero) 극점(pole) 위치들로 인해, LDO 전압 레귤레이터들의 구조(design)에 상당히 영향을 미친다. 그러므로 USB 인터페이스를 구비하는 현존하는 제품들은, 전압 레귤레이터를 안정하게 유지하기 위해 ESR 값들의 편차에 따라 매우 큰 외부 커패시터 크기를 요구하는 표준 전압 레귤레이터 아키텍처들을 사용한다.

도 1 및 도 1a를 보면, 서로 다른 ESR 환경들을 보여주는 다양한 주파수 응답 그래프들이 도시되어 있다. 도 1(a)은 희망하는 정상 주파수 응답을 보여준다. 도 1(b)은 ESR이 너무 큰 환경을 보여준다. 도 1a(c)는 ESR이 너무 낮은 환경을 보여준다. 그리고 도 1a(d)는 그 결과 염려되는 "죽음의 터널"(tunnel of death)을 초래하는 ERS들을 보여준다.

그러므로 연관된 전압 레귤레이터, 특히 LDO 전압 레귤레이터를 안정화시키기 위해, 작은 ESR 값 내지 큰 ESR 값에서도(with) 외부 커패시터들의 범위를 상당히 개선하고 그리고 내부 보상 커패시터턴스의 크기를 감소시킬 필요가 있다.

일 실시예에 따르면, 전압 레귤레이터는 연산 증폭기; gm(상호 컨덕턴스)이 향상된 전류 버퍼 드라이버; 출력 전력 드라이버, - 상기 전류 버퍼 드라이버는 상기 연산 증폭기와 상기 출력 전력 드라이버 사이에 결합됨 - ; 상기 출력 전력 드라이버와 상기 전류 버퍼 드라이버 사이에 결합되는 전류 피드백 회로; 및 상기 출력 전력 드라이버와 상기 연산 증폭기 사이에 결합되는 피드백 루프를 포함할 수 있다.

추가 실시예에 따르면, gm-부스트 회로는 상기 전류 버퍼 드라이버에 결합될 수 있다. 추가 실시예에 따르면, 상기 gm-부스트 회로는 상기 전류 버퍼 드라이버 입력 임피던스를 증가시킨다. 추가 실시예에 따르면, 상기 gm-부스트 회로는 상기 전류 버퍼 드라이버가 큰 gm 값을 갖게 할 수 있다. 추가 실시예에 따르면, 바이어싱 회로는 상기 버퍼 드라이버의 gm-부스트를 위한 바이어싱 비율(ratio)을 설정하도록 상기 전류 버퍼 드라이버에 결합될 수 있다. 추가 실시예에 따르면, 인에이블/디스에이블 기능은 스탠바이 전류를 감소시키기 위해 상기 바이어싱 회로를 인에이블/디스에이블링하도록 제공될 수 있다. 추가 실시예에 따르면, 보상 커패시터가 상기 출력 전력 드라이버와 상기 연산 증폭기의 캐스코드 노드 사이에 결합될 수 있다. 추가 실시예에 따르면, 상기 전압 레귤레이터는 저전압 강하(LDO) 전압 레귤레이터일 수 있다. 추가 실시예에 따르면, 상기 연산 증폭기는 전압 기준부에 결합하기 위해 구성된 제1 입력부와 상기 피드백 루프에 결합되는 제2 입력부를 구비할 수 있다. 추가 실시예에 따르면, 상기 연산 증폭기는 저 이득의 고 밴드폭 증폭기일 수 있다. 추가 실시예에 따르면, 상기 저 이득의 고 밴드폭 증폭기는 폴디드-캐스코드 증폭기일 수 있다. 추가 실시예에 따르면, 상기 연산 증폭기는 상기 폴디드-캐스코드 증폭기의 출력 임피던스를 낮추기 위해 다이오드 연결된 PMOS 트랜지스터들을 포함할 수 있다. 추가 실시예에 따르면, 상기 전류 버퍼 드라이버는 연산 상호 컨덕턴스 증폭기(OTA)일 수 있다.

추가 실시예에 따르면, 상기 전류 피드백 회로는 상기 출력 전력 드라이버에서의 전류 변화를 감지할 수 있다. 추가 실시예에 따르면, 상기 전류 피드백 회로는 부하 레귤레이션을 개선하기 위해 일시적인 증대(transient enhancement)를 제공할 수 있다. 추가 실시예에 따르면, 상기 전류 피드백 회로는 출력 전압 노드로부터 피드백 전압을 제공할 수 있다. 추가 실시예에 따르면, 상기 전류 버퍼 드라이버는 저 출력 임피던스를 가질 수 있다. 추가 실시예에 따르면, 상기 바이어싱 회로 내에 커패시터들이 상기 전압 레귤레이터의 잡음 내성을 개선하기 위해 제공될 수 있다. 추가 실시예에 따르면, 상기 전압 레귤레이터는 USB 전압 레귤레이터일 수 있다. 추가 실시예에 따르면, 상기 전류 버퍼 드라이버는 저 입력 임피던스를 가질 수 있으며, 또한 상기 전압 레귤레이터의 우세 극점에 실질적으로 영향을 미치지 않는 고주파 극점을 제공할 수 있다.

본 개시는 첨부 도면들과 결합된 이하의 설명을 참조하면 보다 완전하게 이해될 수 있을 것이다.
도 1 및 도 1a는 서로 다른 ESR 환경들을 보여주는 다양한 주파수 응답 그래프들을 도시하는 도면이다.
도 2는 본 개시의 특정 예시의 실시예에 따른, USB 전압 레귤레이터의 개략적인 블록도를 도시하는 도면이다.
도 3, 도 3a 및 도 3b는 본 개시의 특정 예시의 실시예에 따른, 바이어스 회로, gm-부스트 회로, 전류 드라이버 회로 및 전류 피드백 회로를 구비하는 폴디드 캐스코드 증폭기의 개략도를 결합하여 도시하는 도면이다.
도 4 및 도 5는 본 개시의 교시에 따른 과도(transient) 및 레귤레이션 응답 커브들을 도시하는 도면이다.
본 개시는 다양한 변형들 및 대안의 형태들을 허용하지만, 그의 특정 예시의 실시예들이 도면들에 도시되었고 본 명세서에서 상세히 설명된다. 하지만, 그 특정 예시의 실시예들에 대한 설명은 본 개시를 여기에서 개시된 특정 형태들로 한정하고자 하는 것이 아니고, 오히려, 본 개시는 특허청구범위에 의해 정의되는 모든 변형들 및 균등물들을 포괄하는 것으로 이해되어야 한다.

전형적인 저전압 강하(LDO) 레귤레이터 구조에서, 출력 부하는 항상 일정하지는 않다. 부하가 변경됨에 따라, 출력에서의 극점 위치는 비교적 높은 주파수(전 부하(full load), 예컨대 > 30mA)로부터 매우 낮은 주파수(부하 없음 또는 매우 낮은 부하, 예컨대 < 100㎂)까지 변하고, 큰 전력 PMOS 트랜지스터 크기로 인해 결과적으로 출력 극점과 게이트 극점을 분리시키는데 어려움이 있다. USB 레귤레이터는 전형적으로 250㎂ 미만의, 매우 낮은 전류 값으로부터 약 60mA의 매우 높은 전류 값까지의 부하 전류의 큰 천이 범위 때문에, 출력 드라이버로서 매우 큰 전력 PMOS 트랜지스터를 구비한다. 이 특유의 애플리케이션으로 인해, SoC(시스템 온 칩) 구조 (커패시터 없는 아키텍처)는 달성하기가 매우 어렵다. USB LDO 전압 레귤레이터 애플리케이션들을 위해서 외부 커패시터가 필요하다. 외부 커패시터는 범위가 수 밀리옴으로부터 수십 옴까지의 매우 서로 다른 ESR (등가 직렬 저항) 값들을 가질 수 있기 때문에, 출력 극점-영점 위치들이 크게 시프트된다. 그러므로 외부 커패시터들이 비한정적인 예로 USB LDO 전압 레귤레이터에 사용될 때에는, 최후 스테이지 PMOS 전력 트랜지스터의 게이트 극점을 더 높은 주파수로 푸시할 필요가 있다.

다양한 실시예들에 따르면, 전압 레귤레이터는 제1 스테이지 연산 증폭기(OpAmp)와, 최후 스테이지 전력 트랜지스터, 예컨대 p-채널 금속 산화막 반도체(PMOS) 트랜지스터 사이에 추가된 큰 gm(상호 컨턱턴스) 전류 드라이버 (저 임피던스 전류 버퍼 증폭기)를 포함할 수 있다. 이 전류 버퍼로 인해, 최대 내부 보상 커패시턴스를 약 3.7 피코패러드까지 현저히 감소시킬 수 있으며, 또한 외부 부하 커패시턴스의 동작 범위는 약 0.4 마이크로패러드로부터 약 4.9 마이크로패러드까지 가능해질 수 있다. 또한, 본 개시의 교시들에 따른 전류 버퍼는, 회로 설계자들에게 선택할 수 있는 더 넓은 범위의 외부 커패시터 크기들을 제공한다. 본 명세서에서 설명되고 청구된 전류 버퍼 보상 회로는 커패시터 선택에 대한 전체 회로 보드 레이아웃의 효율성과 유연성을 증가시키도록 외부 커패시터 크기를 감소시킬 수 있다. 또한, 다양한 실시예들에 따르면, 전압 레귤레이터, 예컨대 USB 전압 레귤레이터는 비한정적인 예로, 본 개시의 교시들에 따른 LDO 전압 레귤레이터 회로 설계들을 이용함으로써 전력 소비를 줄일 수 있다.

다양한 실시예들에 따르면, 가장 근접한 하나의 극점 시스템을 생성하기 위해 전압 레귤레이터 회로 내부의 극점들을 충분히 분리함으로써, 다양한 ESR 값들이 취급될 수 있다. 도 2를 보면, 본 개시의 특정 예시의 실시예에 따른, 전압 레귤레이터의 개략적인 블록도가 도시되어 있다. 상기 레귤레이터는 저 이득 연산 증폭기(OpAmp)(202), 저 임피던스 전류 버퍼 드라이버(204) 및 전력 출력 드라이버(206), 예컨대 PMOS를 포함할 수 있다. 더 적은 값의 내부 및 외부 커패시턴스들을 이용할 수 있는 키는, 제1 스테이지의 OpAmp(202)와 최후 스테이지의 전력 출력 드라이버(206) 사이에 큰 gm 전류 드라이버 버퍼 증폭기(204)를 구비하는 것이다. 도 2의 전압 레귤레이터는 바이어싱 회로망(208), 전류 피드백부(210), 피드백 루프부(212), 보상 커패시터(214) 및 gm-부스트 회로(218)를 더 포함할 수 있다. 이 전압 레귤레이터는 전력(전압과 전류)을 외부 부하 및 커패시터(216)에 공급할 수 있고, 그리고 USB 전압 레귤레이터로서 더 사용될 수 있다.

OpAmp(202)를 폴디드 캐스코드 구성으로서 구현하는 것은, 그 결과 그 구성의 보상의 복잡성을 최소화하는 출력에서 단일 극점이 되는 그 구성의 특유의 아키텍처에 기인한다. 전류 버퍼 드라이버(204)는 OpAmp(202)와 출력 드라이버(206) 사이를 연결하는 저 임피던스 드라이버와 같은 역할을 한다. 전력 공급 동작 동안에는 출력 드라이버(206)가 매우 큰 양의 스위칭 전류를 제공할 수 있으므로, 게이트 커패시턴스는 상기 드라이버의 크기로 인해 상당히 높고, 이에 의해 그 결과 비교적 낮은 주파수에서 극점이 생성된다. 따라서, 전류 버퍼 드라이버(204)는 극점-분열(pole-splitting) 효과를 얻기 위해 드라이버의 저 임피던스 특성들에 기인하여 이 극점을 단일 이득 주파수를 넘어서 고 주파수로 푸시한다. 이를 달성하기 위해서는, 상당히 큰 gm 값의 전류 버퍼 드라이버(204)를 제공하는 것이 필요하다. gm-부스트 회로(218)는 출력 드라이버(206)의 출력에서의 전류 변화를 감지할 수 있는 전류 피드백부(210)의 도움으로, 전류 버퍼 드라이버(204)의 임피던스 값을 증가시킬 gm-부스트 기법을 제공할 수 있다. 전류 피드백부(210)는 비한정적인 예로 USB 전력 공급 동작 동안에 또한 상기 레귤레이터의 부하 레귤레이션을 도와줄 일시적인 강화(transient enhancement) 회로처럼 작용할 수 있다.

입력 스테이지의 OpAmp(202)는 폴디드 캐스코드 증폭기의 출력 임피던스를 낮추는 다이오드 연결된 PMOS 트랜지스터들을 포함하는 저 이득의 고 밴드폭 증폭기일 수 있다. 도 3, 도 3a 및 도 3b를 보면, 본 개시의 특정 예시의 실시예에 따른, gm-부스트 회로, 전류 드라이버 회로 및 전류 피드백 회로를 구비하는 폴디드 캐스코드 증폭기의 개략도가 결합하여 도시되어 있다. 다음의 이유들로 인해 입력 스테이지 OpAmp(202)를 위해서는, 폴디드 캐스코드 증폭기 설계가 선택되었다: (1) 아키텍처는 주파수 보상의 복잡성을 감소시키는 폴디드 스테이지의 출력에서 단지 하나의 극점을 형성하며, (2) 아키텍처는 이후에 OTA (연산 상호 컨덕턴스 증폭기)인 그것의 특성들 때문에 배치되는 도 3b에 도시된 전류 버퍼(204)의 소스 폴로워 스테이지에 좋은 구동 능력을 제공하고, 여기서 OTA는 트랜지스터(384)의 게이트와 같은 용량성 부하를 구동하도록 구성될 수 있으며, 그리고 (3) 아키텍처의 독특한 폴디드 스테이지(도 3a에 도시된 트랜지스터들(360, 366))는 간접 보상 노드(E)로서 사용될 수 있다.

USB 레귤레이터용 바이어스 회로(208)가 도 3에 도시되어 있다. 이 회로가 실질적으로 어떠한 DC 전류도 소비하지 않을 것을 확실하게 하기 위해, 트랜지스터들(320, 330, 334, 336)이 디스에이블링/전력다운 동작 동안에는 차단될 수 있다. 커패시터들(322, 342)은 트랜지스터들(324, 326, 328)의 게이트들이 전력 잡음을 제거하도록 VDD(노드 A)와 동일 방식으로 움직여서 그 결과 Vsg_noise = 0이 되게 하는 것을 확실히 하려는 VDD 잡음 제거를 개선하기 위한 결합 커패시터들이다. 342도 트랜지스터(340)가 더 좋은 그라운드 잡음 내성(immunity)을 갖게 해서 그 결과 Vsg_noise = 0이 되게 하도록 유사하게 동작한다. 디스에이블일 때에 모듈이 턴오프되도록 노드(M)는 레귤레이터 회로로 입력되는 인에이블 신호이다.

OpAmp(202)의 출력 스테이지(트랜지스터들(350, 360 및 366))(도 3a, 노드(C))는 PMOS 제2 스테이지 트랜지스터(384)의 게이트에 연결된다. 전류 버퍼(204)의 증폭기 기능과 트랜지스터(384)의 소스를 검증하는(loooking into) 저 임피던스는, 시스템 우세 극점과 상호 작용하는데 부적절한 상당한 고 주파수 극점을 생성하며, 이것은 전력 출력 드라이버(204)의 전력 PMOS 트랜지스터(380)에 연결되고, 이로써 더 효율적인 극점-분열을 가질 수 있으며, 또한 더 쉽게 주파수 보상을 가능케 한다. 도 3b에 도시된 레귤레이터 회로의 (전류 버퍼(204)의) 전류 드라이버 스테이지 트랜지스터(384)는, 트랜지스터(380)를 포함하는 큰 전력 출력 드라이버(206)에 보이는 극점들과 레귤레이터의 입력 스테이지들(OpAmp(202), 도 3a, 노드 C)를 분리하는 전류 버퍼(트랜지스터들(384, 394) 및 저항(372))를 이용하여 저 임피던스 환경을 생성한다. 트랜지스터(380)의 게이트의 극점을 고주파 영역으로 완전히(literally) 푸싱함으로써, 전 부하 조건들 동안에 효율적으로 OpAmp(202)의 출력부(노드 C)에 우세 극점만을 남긴다. 이러한 동작을 달성하기 위해, gm-부스트 스테이지가 사용될 수 있다.

gm-부스트 스테이지(218)는 전류 버퍼(204)로서 도 3b에 도시된 트랜지스터들(368, 370, 374, 376, 378, 382, 396, 394, 400, 402, 384) 및 저항기(372)를 포함할 수 있다. 전류 드라이버는 전류 버퍼(204)의 도 3b에 도시된 트랜지스터들(370, 384, 394) 및 저항기(372)를 포함할 수 있고, 전류 피드백 회로망(210)은 전류 버퍼(204)의 도 3b에 도시된 트랜지스터들(374, 376, 378, 400, 402, 394)를 포함할 수 있다. PMOS 전류 버퍼 드라이버(204)의 gm은 트랜지스터(384)를 포함할 수 있고, 그리고 2개의 전류원에 결합될 수 있으며, 여기서 2개의 전류원 중 하나는 바이어스 네트워크로부터의 전류원이고, 그리고 나머지 하나는 트랜지스터들(378, 400, 402, 376)을 포함하는 전류 피드백부(210)로서 트랜지스터(380)를 포함할 수 있는 전력 출력 스테이지(206)로부터의 전류원이다. 바이어스 네트워크는 트랜지스터(396)에 의해 고정될 수 있다. 그리고 나서 이들 2개의 전류는, 드라이버 트랜지스터(384)에 충분한 양의 전류를 제공하도록, 트랜지스터들(368, 370)에서 비율로 나누어지지만, 트랜지스터(396)에 의한 제한된 전류 미러에 근거하여 좀 더 전류를 증가시킬 정도로 충분하지는 않다.

피드백 네트워크(212)는 출력 트랜지스터(380)와, 출력 트랜지스터(380)에 결합될 수 있는 저항기들(388, 390)을 포함할 수 있으며, 그리고 레귤레이션 회로가 서로 다른 출력 부하 조건들에 처하여 있을 때에 전류를 전류 드라이버 트랜지스터(384)에 능동적으로 제공할 수 있다. 이 피드백 네트워크(212)는, 한 차동 입력부(트랜지스터(354), 도 3a, 노드 H)에 연결된 (미도시된 전압 기준부로부터의) 기준 전압과 비교하기 위해, 피드백 전압을 OpAmp(202)의 또 하나의 차동 입력부(트랜지스터(356), 도 3a, 노드 D)에 제공한다. 도 3a의 OpAmp(202)의 출력 스테이지 노드 C와 도 3b의 출력 노드 N에 결합되는 레귤레이터 상부 저항기(388)의 출력 스테이지 사이에 요구되는 유일한 보상 커패시터는, 극점들이 훨씬 더 잘 분리되는 것을 확실하게 하기 위하여 다만 크기(size)가 정해질 필요가 있다. 이 값은 레귤레이터 시스템을 안정화시키는데 도움을 주는 작은 숫자로 제한된다. 트랜지스터들(368, 370, 374, 376, 378, 382, 396, 394, 400, 402, 384) 및 저항기(372)를 포함하는 단순한 전류 버퍼(204)에 의해, 출력 극점이 시스템의 밴드 폭에 속하는 한, 전압 레귤레이터는 출력 극점 변경과는 무관한 의사 "원-폴"(one-pole) 시스템과 같은 역할을 한다. 따라서, ESR 범위는 출력 커패시턴스와 연동하여 확장된다. 그러므로 본 개시의 교시들에 따라, 더 넓은 범위의 외부 커패시터들이 효과적으로 사용될 수 있다.

도 4 및 도 5를 보면, 본 개시의 교시에 따른 과도 및 레귤레이션 응답 커브들이 도시되어 있다. 시스템의 AC 응답을 반영하는 라인 과도 응답 그래프들이 도시되어 있으며, 여기서 레귤레이터 출력은 과도 상태에서 공급 전압 변동에 대해 안정적이다. 이들 그래프는 작은 보상 커패시터를 사용하는 레귤레이터 시스템이 안정적임을 보여준다.

본 개시의 실시예들은 본 개시의 예시적인 실시예들을 참조하여 특별히 도시되고 설명되고 정의되었지만, 이러한 참조는 본 개시의 한정을 의미하지 않고 이러한 한정이 추정되지도 않는다. 개시된 본 발명은 이 기술분야에 통상의 기술을 가지고 본 개시의 혜택을 갖는 사람들에게는 형태와 기능에 있어서 상당한 수정, 대체, 및 균등물들이 가능하다. 본 개시의 도시되고 설명된 실시예들은 단지 예로서, 본 개시의 범위를 한정하지 않는다.

Claims

연산 증폭기;
gm(상호 컨덕턴스)이 향상된 전류 버퍼 드라이버;
출력 전력 드라이버, - 상기 전류 버퍼 드라이버는 상기 연산 증폭기와 상기 출력 전력 드라이버 사이에 결합됨 - ;
상기 출력 전력 드라이버와 상기 전류 버퍼 드라이버 사이에 결합되는 전류 피드백 회로; 및
상기 출력 전력 드라이버와 상기 연산 증폭기 사이에 결합되는 피드백 루프를 포함하는 전압 레귤레이터.
제1항에 있어서,
상기 전류 버퍼 드라이버에 결합되는 gm-부스트 회로를 더 포함하는 전압 레귤레이터.
제2항에 있어서,
상기 gm-부스트 회로는 상기 전류 버퍼 드라이버 입력 임피던스를 증가시키는 전압 레귤레이터.
제2항에 있어서,
상기 gm-부스트 회로는 상기 전류 버퍼 드라이버가 큰 gm 값을 갖게 할 수 있는, 전압 레귤레이터.
제1항에 있어서,
상기 버퍼 드라이버의 gm-부스트를 위한 바이어싱 비율(ratio)을 설정하도록 상기 전류 버퍼 드라이버에 결합되는 바이어싱 회로를 더 포함하는 전압 레귤레이터.
제5항에 있어서,
스탠바이 전류를 감소시키기 위해 상기 바이어싱 회로를 인에이블/디스에이블링하는 인에이블/디스에이블 기능을 더 포함하는 전압 레귤레이터.
제1항에 있어서,
상기 출력 전력 드라이버와 상기 연산 증폭기의 캐스코드 노드 사이에 결합되는 보상 커패시터를 더 포함하는 전압 레귤레이터.
제1항에 있어서,
상기 전압 레귤레이터는 저전압 강하(LDO) 전압 레귤레이터인 전압 레귤레이터.
제1항에 있어서,
상기 연산 증폭기는 전압 기준부에 결합하기 위해 구성된 제1 입력부와 상기 피드백 루프에 결합되는 제2 입력부를 구비하는 전압 레귤레이터.
제1항에 있어서,
상기 연산 증폭기는 저 이득의 고 밴드폭 증폭기인 전압 레귤레이터.
제10항에 있어서,
상기 저 이득의 고 밴드폭 증폭기는 폴디드-캐스코드 증폭기인 전압 레귤레이터.
제11항에 있어서,
상기 연산 증폭기는 상기 폴디드-캐스코드 증폭기의 출력 임피던스를 낮추기 위해 다이오드 연결된 PMOS 트랜지스터들을 포함하는 전압 레귤레이터.
제1항에 있어서,
상기 전류 버퍼 드라이버는 연산 상호 컨덕턴스 증폭기(OTA)인 전압 레귤레이터.
제1항에 있어서,
상기 전류 피드백 회로는 상기 출력 전력 드라이버에서의 전류 변화를 감지하는 전압 레귤레이터.
제1항에 있어서,
상기 전류 피드백 회로는 부하 레귤레이션을 개선하기 위해 일시적인 증대(transient enhancement)를 제공하는 전압 레귤레이터.
제1항에 있어서,
상기 전류 피드백 회로는 출력 전압 노드로부터 피드백 전압을 제공하는 전압 레귤레이터.
제1항에 있어서,
상기 전류 버퍼 드라이버는 저 출력 임피던스를 갖는 전압 레귤레이터.
제5항에 있어서,
상기 전압 레귤레이터의 잡음 내성을 개선하기 위해 상기 바이어싱 회로 내에 커패시터들을 더 포함하는 전압 레귤레이터.
제1항에 있어서,
상기 전압 레귤레이터는 USB 전압 레귤레이터인 전압 레귤레이터.
제1항에 있어서,
상기 전류 버퍼 드라이버는 저 입력 임피던스를 가지며, 또한 상기 전압 레귤레이터의 우세 극점에 실질적으로 영향을 미치지 않는 고주파 극점을 제공하는 전압 레귤레이터.