JP3698871B2 - 電流制限回路及びボルテージレギュレータ - Google Patents
電流制限回路及びボルテージレギュレータ Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路、及び負荷に供給される出力電圧を一定に保持する定電圧電源であるボルテージレギュレータに関する。
【0002】
【従来の技術】
図9は、従来の電流制限回路を説明するための回路図である。
【0003】
従来この種の電流制限回路としては、例えば、特開平5−211717号公報(発明の名称:電流制限回路、出願人:ミツミ電機株式会社、出願日:1992年1月30日、図9,10参照)に示すようなものがある。
【0004】
すなわち、図9に示すように、制御用pnpトランジスタAQ1のベース電流と負荷電流ARLとの差をトランジスタAQ6,AQ7及びオペアンプA2により検出する出力電圧検出回路4と、出力電圧検出回路4により検出された検出信号に応じてトランジスタAQ4を制御することにより、制御用pnpトランジスタAQ1のベース電流を制限する電流制限回路3とを中心にして構成されていた。
【0005】
出力電圧検出回路4は、電源1(入力電圧Vi)に接続され、定電流源OC1、ツェナーダイオードD1、抵抗AR1,AR2、差動増幅回路を構成するオペアンプA1,npnトランジスタAQ4より構成されていた。
【0006】
このような回路構成の出力電圧検出回路4においては、定電流源OC1及びツェナーダイオードD1により基準電圧が生成されてオペアンプA1の反転入力端子に入力される。また、出力電圧Voutut、抵抗AR1,AR2により減衰してきた検出信号がオペアンプA1の非反転入力端子に入力される。
【0007】
オペアンプA1は、基準電圧と検出電圧との差に応じた信号を出力し、トランジスタAQ4のベースに供給する。トランジスタAQ4のエミッタは、トランジスタAQ2のベースに接続され、トランジスタAQ2のエミッタは、マルチコレクタートランジスタAAQ1(制御用pnpトランジスタAQ1)のベースに接続されている。
【0008】
電流制限回路3は、電源1(入力電圧Vi)に接続され、電流検出用pnpトランジスタAQ2、コンパレータを構成するオペアンプA2、制御用pnpトランジスタAQ1、定電流源OC2から構成されている。npnトランジスタAQ6,AQ7はダイオード接続され、各々のコレクタが結線された状態でオペアンプA2の非反転入力端子に接続されている。このような回路構成において、pnpトランジスタAQ2が出力電圧検出回路4から供給される信号に応じて制御用pnpトランジスタAQ1のベース電流を制御していた。
【0009】
【発明が解決しようとする課題】
図10は、図9の制御トランジスタのベースに発生するベース増加電流を説明するためのグラフである。
【0010】
しかしながら、このような従来の電流制限回路では、入力電圧Viが低い低入力電圧時に制御用pnpトランジスタAQ1のコレクター−エミッタ間の電位差VCEが低くなってしまうことに起因して制御用pnpトランジスタAQ1の直流電流増幅率が低下してしまい、十分な負荷電流AIL(コレクター電流)を負荷ARLに供給できずない状況が発生していた。従来の電流制限回路では、このような制御用pnpトランジスタAQ1の直流電流増幅率が低下に起因する負荷電流AIL(コレクター電流)の供給能力の低下を回避するために、制御用pnpトランジスタAQ1のベース電流IBを増加させるような補償制御を実行していた。この様な補償制御を実行する場合、ベース電流IBは図10に示すように三角波状の特性(ベース増加電流と呼ばれている)を示してしまう結果、消費電力の増加を引き起こしてしまい電源1の負担が増加してしまうという問題点があった。特に、電源1としてバッテリーを用いる場合、補償制御に必要な消費電流をバッテリーから取り出すためバッテリーの消耗を早めてしまうという問題点があった。
【0011】
本発明は、このような従来の問題点を解決することを課題としており、第1に、負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、制御トランジスタのコレクター−エミッタ間の電位差を監視し、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内において制御トランジスタを流れるベース電流を継続的に制限し制御トランジスタの直流電流増幅率の低下を制限し制御トランジスタのコレクター−エミッタ間の電位差を一定以上に保持して制御トランジスタのベースに発生するベース増加電流の発生を制限する回路構成により、電源からの入力電圧と出力電圧との電圧差が小さい低入力電圧時であっても、制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまうことを回避し、制御トランジスタの直流電流増幅率の低下を回避して十分な負荷電流を負荷に供給できる電流制限回路を提供することを目的としている。
【0012】
更に、制御トランジスタの直流電流増幅率の低下を回避できる結果、負荷電流の供給能力の低下を回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような補償制御が不要となり、ベース電流におけるベース増加電流の発生を回避でき、これにより、ベース増加電流の発生に起因する消費電力の増加を回避でき、ベース増加電流に起因する電源の負担の増加を回避できる電流制限回路を提供することを目的としている。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を回避してバッテリーの長寿命化を図ることができる電流制限回路を提供することを目的としている。
【0013】
第2に、負荷に供給される出力電圧を一定に保持する定電圧電源であるボルテージレギュレータにおいて、電流を与えられた際に電流の大きさに応じた出力電圧を生成する出力電圧設定用抵抗網と、出力電圧設定用抵抗網に制御電流を与えて出力電圧設定用抵抗網の出力ノードの電圧及び負荷に供給される出力電圧を一定電圧値に制御するための制御トランジスタと、制御トランジスタのベース電流を制限する電流制限回路と、第1電流源を用いて基準電圧を生成する基準電源と、基準電源からの基準電圧と出力ノード電圧との電圧差を検出して電圧差に基づく誤差信号を生成すると共に、誤差信号を制御トランジスタにフィードバックして負荷に供給される出力電圧を一定に保持する定電圧制御を促すフィードバックループを備えた誤差増幅器と、誤差増幅器から出力される誤差信号または第3MOSFETから出力されるベース電流の制限にかかる制御信号を選択的に制御トランジスタのベースに伝達する第4MOSFETとを設け、第4MOSFETが低入力電圧期間に第3MOSFETから出力される制御信号を選択して制御トランジスタに伝達して制御トランジスタにおけるベース電流の制限制御を促し低入力電圧期間以外に誤差増幅器からの誤差信号を選択して制御トランジスタに伝達して制御トランジスタにおける定電圧制御を促す回路構成をにより、電源からの入力電圧と出力電圧との電圧差が小さい低入力電圧時であっても、制御トランジスタを流れるベース電流を継続的に制限し制御トランジスタの直流電流増幅率の低下を制限し制御トランジスタのコレクター−エミッタ間の電位差を一定以上に保持して制御トランジスタのベースに発生するベース増加電流の発生を制限し、その結果、制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまうことを回避し、制御トランジスタの直流電流増幅率の低下を回避して十分な負荷電流を負荷に供給できるボルテージレギュレータを提供することを目的としている。
【0014】
更に、制御トランジスタの直流電流増幅率の低下を回避できる結果、負荷電流の供給能力の低下を回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような補償制御が不要となり、ベース電流におけるベース増加電流の発生を回避でき、これにより、ベース増加電流の発生に起因する消費電力の増加を回避でき、ベース増加電流に起因する電源の負担の増加を回避できる電流制限回路を提供することを目的としている。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を回避してバッテリーの長寿命化を図ることができるボルテージレギュレータを提供することを目的としている。
【0015】
【課題を解決するための手段】
請求項1に記載の発明は、負荷電流を制御する制御トランジスタQ1 のベース電流IB を制限する電流制限回路において、前記制御トランジスタQ 1 のエミッタが入力電圧V i に接続されコレクターが出力電圧V outut に接続されて負荷電流を負荷24に供給し、当該入力電圧V i と当該出力電圧V outut との電位差を監視し、コレクター−エミッタ間電位差VCEが所定電圧以下になった低入力電圧時に当該制御トランジスタQ1 を流れるベース電流IB を制限する回路構成を有し、前記制御トランジスタQ 1 に印加される前記入力電圧V i を監視し当該監視中の入力電圧V i が所定の閾値電圧以上である低入力電圧期間間に活性化され、当該活性化時の入力電圧V i を次段に伝達する第1MOSFETM 1 と、前記第1MOSFETM 1 の活性化の度合に応じて活性化されて前記出力電圧V outut を検出し、当該検出した出力電圧V outut を次段に伝達する第2MOSFETM 2 と、前記第2MOSFETM 2 の活性化の度合いに応じて活性化される第3MOSFETM 3 とを有する電流制限回路10である。
【0016】
請求項1に記載の発明によれば、コレクター−エミッタ間電位差VCEが小さい低入力電圧時であっても、制御トランジスタQ1 のベース電流IB を増加させるような従来の補償制御を用いることなく制御トランジスタQ1 のベース電流IB におけるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流IB におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
また、コレクター−エミッタ間電位差V CE が小さい低入力電圧期間内に制御トランジスタQ 1 のコレクター−エミッタ間電位差V CE が低くなってしまった場合であっても、第4MOSFETM 4 が制御トランジスタQ 1 のベース電流I B の制限を行うので、ベース電流I B の低下の一因となっている制御トランジスタQ 1 の直流電流増幅率h FE の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷24に供給できるようになるといった効果を奏する。
更に、この様に、コレクター−エミッタ間電位差V CE に起因して発生する制御トランジスタQ 1 の直流電流増幅率h FE の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタQ 1 のベース電流I B を増加させるような従来の補償制御を用いることなく制御トランジスタQ 1 のベース電流I B におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流I B におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0017】
請求項2に記載の発明は、負荷電流を制御する制御トランジスタQ1 のベース電流IB を制限する電流制限回路において、前記制御トランジスタQ 1 のエミッタが入力電圧V i に接続されコレクターが出力電圧V outut に接続されて負荷電流を負荷24に供給し、当該入力電圧V i と当該出力電圧V outut との電位差を監視し、コレクター−エミッタ間電位差VCEが所定電圧以下になっている低入力電圧期間内において当該制御トランジスタQ1 を流れるベース電流IB を継続的に制限する回路構成を有し、前記制御トランジスタQ 1 に印加される前記入力電圧V i を監視し当該監視中の入力電圧V i が所定の閾値電圧以上である低入力電圧期間間に活性化され、当該活性化時の入力電圧V i を次段に伝達する第1MOSFETM 1 と、前記第1MOSFETM 1 の活性化の度合に応じて活性化されて前記出力電圧V outut を検出し、当該検出した出力電圧V outut を次段に伝達する第2MOSFETM 2 と、前記第2MOSFETM 2 の活性化の度合いに応じて活性化される第3MOSFETM 3 とを有する電流制限回路10である。
【0018】
請求項2に記載の発明によれば、コレクター−エミッタ間電位差VCEが小さい低入力電圧期間内であっても、制御トランジスタQ1のコレクター−エミッタ間電位差VCEが低くなってしまうことを継続的に回避し、コレクター−エミッタ間電位差VCEに起因して発生する制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷24に供給できるようになるといった効果を奏する。
【0019】
更に、この様に、コレクター−エミッタ間電位差VCEに起因して発生する制御トランジスタQ1 の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタQ1 のベース電流IB を増加させるような従来の補償制御を用いることなく制御トランジスタQ1 のベース電流IB におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流IB におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
また、コレクター−エミッタ間電位差V CE が小さい低入力電圧期間内に制御トランジスタQ 1 のコレクター−エミッタ間電位差V CE が低くなってしまった場合であっても、第4MOSFETM 4 が制御トランジスタQ 1 のベース電流I B の制限を行うので、ベース電流I B の低下の一因となっている制御トランジスタQ 1 の直流電流増幅率h FE の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷24に供給できるようになるといった効果を奏する。
更に、この様に、コレクター−エミッタ間電位差V CE に起因して発生する制御トランジスタQ 1 の直流電流増幅率h FE の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタQ 1 のベース電流I B を増加させるような従来の補償制御を用いることなく制御トランジスタQ 1 のベース電流I B におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流I B におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0020】
請求項3に記載の発明は、請求項1または2に記載の電流制限回路10において、前記第1MOSFETM 1 は、pチャネルMOSFETであって、ゲートとドレインが接続された状態で第2電流源Q 3 及び前記第2MOSFETM 2 のゲートに接続されソースが入力電圧V i に接続された回路構成を有し、前記制御トランジスタQ 1 に印加される前記入力電圧V i を監視し当該監視中の入力電圧V i がゲート閾値以上である低入力電圧期間に活性化され、当該活性化時の入力電圧V i を前記第2MOSFETM 2 のゲートに伝達し、前記第2MOSFETM 2 は、pチャネルMOSFETであって、ゲートが前記第1MOSFETM 1 のドレインに接続されソースが出力電圧V outut に接続されドレインが第3電流源Q 4 及び前記第3MOSFETM 3 のゲートに並列に接続された回路構成を有し、前記第1MOSFETM 1 からの入力電圧V i がゲート閾値以上である低入力電圧期間に活性化されて第1MOSFETM 1 から伝達された出力電圧V outut を前記第3MOSFETM 3 のゲートに伝達し、前記第3MOSFETM 3 は、nチャネルMOSFETであって、ゲートが前記第2MOSFETM 2 のドレインに接続されドレインが前記制御トランジスタQ 1 のベースに接続され、前記第2MOSFETM 2 の活性化の度合いに応じて活性化される第3MOSFETM 3 とを有する電流制限回路10である。
【0021】
請求項3に記載の発明によれば、請求項1または2に記載の効果に加えて、コレクター−エミッタ間電位差V CE が小さい低入力電圧期間内に制御トランジスタQ 1 のコレクター−エミッタ間電位差V CE が低くなってしまった場合であっても、第1MOSFETM 1 が制御トランジスタQ 1 に印加される入力電圧V i を監視し、第1MOSFETM 1 からの入力電圧V i が第2MOSFETM 2 のゲート閾値V thp2 以上である低入力電圧期間に第2MOSFETM 2 が第1MOSFETM 1 から伝達された出力電圧V outut を第3MOSFETM 3 のゲートに伝達し、後述する第4MOSFETM 4 が制御トランジスタQ 1 のベース電流I B の制限を行うので、ベース電流I B の低下の一因となっている制御トランジスタQ 1 の直流電流増幅率h FE の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷24に供給できるようになるといった効果を奏する。
【0022】
更に、この様に、コレクター−エミッタ間電位差V CE に起因して発生する制御トランジスタQ 1 の直流電流増幅率h FE の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタQ 1 のベース電流I B を増加させるような従来の補償制御を用いることなく制御トランジスタQ 1 のベース電流I B におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流I B におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0023】
請求項4に記載の発明は、請求項3に記載の電流制限回路10において、前記第2MOSFETM 2 がバックバイアス接続され、pチャネルMOSFETのバックゲートが入力電圧V i にバイアスされた回路構成を有する電流制限回路10である。
【0024】
請求項4に記載の発明によれば、請求項3に記載の効果に加えて、第2MOSFETM 2 のバックゲートを入力電圧V i にバイアスすることにより、第2MOSFETM 2 のゲート閾値V thp2 に外来ノイズが重畳する可能性を低減できるようになり、外来ノイズに起因して第2MOSFETM 2 が誤って活性化される現象を回避できるようになる。その結果、第1MOSFETM 1 からの入力電圧V i が第2MOSFETM 2 のゲート閾値V thp2 以上である低入力電圧期間を外来ノイズの影響を受けることなく正確に識別して活性化されて第1MOSFETM 1 から伝達された出力電圧V outut を外来ノイズの影響を受けることなく正確に第3MOSFETM 3 のゲートに伝達できるようになるといった効果を奏する。
【0025】
請求項5の発明は、請求項1〜4のいずれか一項に記載の電流制限回路10において、制御トランジスタQ 1 の直流電流増幅率h FE の低下を制限して前記ベース電流を制限する回路構成を有する電流制限回路10である。
【0026】
請求項5に記載の発明によれば、請求項1〜4のいずれか一項に記載の効果に加えて、コレクター−エミッタ間電位差V CE が小さい低入力電圧時であっても、制御トランジスタQ 1 の直流電流増幅率h FE の低下を制限でき、直流電流増幅率h FE の低下を一因として生起されるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流I B におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0027】
請求項6に記載の発明は、請求項1〜4のいずれか一項に記載の電流制限回路10において、制御トランジスタQ 1 のコレクター−エミッタ間電位差V CE を一定以上に保持する回路構成を有する電流制限回路10である。
【0028】
請求項6に記載の発明によれば、請求項1〜4のいずれか一項に記載の効果に加えて、コレクター−エミッタ間電位差V CE が所定電圧以下になった低入力電圧時であっても、コレクター−エミッタ間電位差V CE を一定以上に保持して制御トランジスタQ 1 の直流電流増幅率h FE の低下を低入力電圧時の任意のタイミングで回避し、直流電流増幅率h FE の低下を一因として生起されるベース電流I B におけるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流I B におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0029】
請求項7に記載の発明は、請求項1〜4のいずれか一項に記載の電流制限回路10において、制御トランジスタQ 1 のベースに発生するベース電流増加現象の発生を制限する回路構成を有する電流制限回路10である。
【0030】
請求項7に記載の発明によれば、請求項1〜4のいずれか一項に記載の効果に加えて、コレクター−エミッタ間電位差V CE が所定電圧以下になった低入力電圧時であっても、ベース電流I B におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0058】
請求項8に記載の発明は、請求項1乃至7のいずれか一項に記載の電流制限回路10を用いたボルテージレギュレータ20において、負荷24に供給される出力電圧Voutut を一定に保持する定電圧電源であるボルテージレギュレータ20において、電流を与えられた際に当該電流の大きさに応じた出力電圧Voutut を生成する出力電圧設定用抵抗網R1 ,R2 と、前記出力電圧設定用抵抗網R1 ,R2 に制御電流を与えて当該出力電圧設定用抵抗網R1 ,R2 の出力ノードの電圧Vfb及び負荷24に供給される出力電圧Voutut を一定電圧値に制御するための前記制御トランジスタQ1 と、前記制御トランジスタQ1 のベース電流IB を制限する前記電流制限回路10と、第1電流源Q2 を用いて基準電圧Vref を生成する基準電源21と、前記基準電源21からの基準電圧Vref と前記出力ノード電圧との電圧差を検出して当該電圧差に基づく誤差信号を生成すると共に、当該誤差信号を前記制御トランジスタQ1 にフィードバックして負荷24に供給される出力電圧Voutut を一定に保持する定電圧制御を促すフィードバックループを備えた誤差増幅器Q5 とを有するボルテージレギュレータ20である。
【0059】
請求項8に記載の発明によれば、請求項1乃至7のいずれか一項に記載の効果に加えて、コレクター−エミッタ間電位差VCEが所定電圧以下になっている低入力電圧期間内であっても、制御トランジスタQ1 のコレクター−エミッタ間電位差VCEが低くなってしまうことを継続的に回避し、コレクター−エミッタ間電位差VCEに起因して発生する制御トランジスタQ1 の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷24に供給できるようになるといった効果を奏する。
【0060】
更に、この様に、コレクター−エミッタ間電位差VCEに起因して発生する制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタQ1のベース電流IBを増加させるような従来の補償制御を用いることなく制御トランジスタQ1のベース電流IBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流IBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0061】
請求項9に記載の発明は、請求項8に記載のボルテージレギュレータ20において、前記誤差増幅器Q5 から出力される前記誤差信号または前記第3MOSFETM3 から出力される前記ベース電流IB の制限にかかる制御信号を選択的に前記制御トランジスタQ1 のベースに伝達する第4MOSFETM4 を有するボルテージレギュレータ20である。
【0062】
請求項9に記載の発明によれば、請求項8に記載の効果に加えて、コレクター−エミッタ間電位差VCEが所定電圧以下になっている低入力電圧期間内であっても、第3MOSFETM3 から出力される制御信号に基づいて制御して制御トランジスタQ1 のコレクター−エミッタ間電位差VCEが低くなってしまうことを継続的に回避し、コレクター−エミッタ間電位差VCEに起因して発生する制御トランジスタQ1 の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷24に供給できるようになるといった効果を奏する。
【0063】
更に、この様に、コレクター−エミッタ間電位差VCEに起因して発生する制御トランジスタQ1の直流電流増幅率hFEの低下を第3MOSFETM3から出力される制御信号に基づいて制御して低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ制御トランジスタQ1のベース電流IBにおけるベース電流増加現象の発生を第3MOSFETM3から出力される制御信号に基づいて制御して低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流IBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0064】
請求項10に記載の発明は、請求項9に記載のボルテージレギュレータ20において、前記第4MOSFETM4 は、nチャネルMOSFETであって、前記誤差増幅器Q5からの前記誤差信号と前記第3MOSFETM3 のドレインからの前記制御信号とがゲートに共通接続されると共に、ドレインが前記制御トランジスタQ1 のベースに接続されているボルテージレギュレータ20である。
【0065】
請求項10に記載の発明によれば、請求項9に記載の効果に加えて、コレクター−エミッタ間電位差VCEが所定電圧以下になっている低入力電圧期間内であっても、第4MOSFETM4 から伝達される制御信号に基づいて制御トランジスタQ1 のベース電流IB を制御することにより、制御トランジスタQ1 のコレクター−エミッタ間電位差VCEが低くなってしまうことを継続的に回避し、コレクター−エミッタ間電位差VCEに起因して発生する制御トランジスタQ1 の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷24に供給できるようになるといった効果を奏する。
【0066】
更に、この様に、第4MOSFETM4から伝達される制御信号に基づいて制御トランジスタQ1のベース電流IBを制御することにより、コレクター−エミッタ間電位差VCEに起因して発生する制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ第4MOSFETM4から伝達される制御信号に基づいて制御トランジスタQ1のベース電流IBを制御することにより、制御トランジスタQ1のベース電流IBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流IBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0067】
請求項11に記載の発明は、請求項10に記載のボルテージレギュレータ20において、前記第4MOSFETM4 は、低入力電圧期間に前記第3MOSFETM3 から出力される前記制御信号を選択して前記制御トランジスタQ1 に伝達して当該制御トランジスタQ1 における前記ベース電流IB の制限制御を促し、当該低入力電圧期間以外に前記誤差増幅器Q5 からの前記誤差信号を選択して前記制御トランジスタQ1 に伝達して当該制御トランジスタQ1 における前記定電圧制御を促す回路構成を有するボルテージレギュレータ20である。
【0068】
請求項11に記載の発明によれば、請求項10に記載の効果と同様の効果を奏する。
【0069】
【発明の実施の形態】
初めに、図面に基づき、本発明の電流制限回路の実施形態を説明する。
【0070】
図1は、本発明の電流制限回路10の一実施形態を説明するための回路図である。図5は、制御トランジスタQ1のコレクター−エミッタ間の電圧と直流電流増幅率hFEとの関係を説明するための図であって、図5(a)は、制御トランジスタQ1の入力電圧Vdd及び出力電圧Voututとの接続形態を説明するための回路図であり、図5(b)は、図5(a)の制御トランジスタQ1における直流電流増幅率hFEのコレクター−エミッタ間電位差VCE(Vdd−Vout)依存性を説明するためのグラフである。
【0071】
図1に示す電流制限回路10は、負荷に供給する負荷電流の供給量を制御する制御トランジスタQ1のベース電流IBにおけるベース増加電流を制限する機能を有する半導体装置であって、入力電圧Viと出力電圧Voutとの電位差を用いて制御トランジスタQ1のコレクター−エミッタ間電位差VCE(図5(a)参照)を監視し、制御トランジスタQ1のコレクター−エミッタ間電位差VCEが所定電圧以下になった低入力電圧時に制御トランジスタQ1のベースBを流れるベース増加電流(5(a)参照)を制限するための回路を第1MOSFETM1、第2MOSFETM2、第3MOSFETM3を用いて構成している点に特徴を有している。以下では、制御トランジスタQ1としてpnpバイポーラトランジスタを想定して説明を続けることにする。
【0072】
またこのような回路構成において、電流制限回路10は、後述するように、入力電圧Vddと出力電圧Voututとの電位差(Vdd−Vout)を監視し第4MOSFETM4のゲート電位を制御することによりベース電流IBにおけるベース増加電流を制限することになる。
【0073】
換言すれば、5(a)に示すように、制御トランジスタQ1のエミッタが電圧入力端子T1を介して入力電圧Vddに接続されコレクターが出力電圧Voututを出力する電圧出力端子T2に接続されて負荷電流を負荷24に供給する場合、電流制限回路10は、入力電圧Vddと出力電圧Voututとの電位差を監視して5(b)に示すような直流電流増幅率hFE(=IC/IB)の低下を制限することになる。
【0074】
第1MOSFETM1は、制御トランジスタQ1のエミッタEに印加される入力電圧Viを監視し、監視中の入力電圧Viが所定の閾値電圧以上である低入力電圧期間間に活性化され、この活性化時にゲートGに印加されている電圧(=Vg1)を入力電圧Viとして次段の第2MOSFETM2のゲートGに伝達する回路構成を有している。
【0075】
また第1MOSFETM1におけるゲート電位Vg1は、次の数式(1)で与えられる。
【数1】
ここで、Vthp1=第1MOSFETM1のゲート閾値。
【0076】
具体的には、第1MOSFETM1は、図1に示すように、pチャネルMOSFETであって、ゲートGとドレインDが接続された状態で定電流Iref2を供給する第2電流源Q3及び第2MOSFETM2のゲートGに接続され、またソースSが入力電圧Viに接続された回路構成を有している。
【0077】
このような回路構成において、入力電圧Viが出力電圧Voutよりも大きい場合(VI>VO)、第1MOSFETM1のゲート電位Vg1が前述の式(1)で与えられているので、第2MOSFETM2及び第3MOSFETM3は不活性状態となる。
【0078】
第2MOSFETM2は、前段の第1MOSFETM1の活性化の度合(=Vg1)に応じて活性化されて出力電圧Voutを検出し、検出した出力電圧Voutを次段の第3MOSFETM3のゲートGに伝達する回路構成を有している。
【0079】
また第2MOSFETM2におけるゲート電位Vg2は、次の数式(2)で与えられる。
【数2】
ここで、Vthp2=第2MOSFETM2のゲート閾値。
【0080】
具体的には、第2MOSFETM2は、図1に示すように、pチャネルMOSFETであって、ゲートGが第1MOSFETM1のドレインDに接続され、ソースSが出力電圧Voutに接続され、ドレインDが定電流Iref3を供給する第3電流源Q4及び第3MOSFETM3のゲートGに並列に接続された回路構成を有している。
【0081】
このような回路構成において、入力電圧Viが出力電圧Voutと差がない場合(VI≒VO)、第1MOSFETM1のゲート電位Vg2(=Vg1)が前述の式(2)で与えられているので、第2MOSFETM2が活性化され、これに応じて第3MOSFETM3のゲート電位が出力電圧Vout近くまで引き上げられて第3MOSFETM3も活性化される。
【0082】
更に、第2MOSFETM2はバックバイアス接続されており、pチャネルMOSFETのバックゲートが入力電圧Viにバイアスされた回路構成となっている。
【0083】
第1MOSFETM1と第2MOSFETM2とにおいて、第2MOSFETM2はバックバイアスされているため、出力電圧Voutut=バックバイアス電位VBSとなった低入力電圧時に第2MOSFETM2は活性化されることになる。
【0084】
この様に、第2MOSFETM2のバックゲートを入力電圧Viにバイアスすることにより、第2MOSFETM2のゲート閾値Vthp2に外来ノイズが重畳する可能性を低減できるようになり、外来ノイズに起因して第2MOSFETM2が誤って活性化される現象を回避できるようになる。その結果、第1MOSFETM1からの入力電圧Viが第2MOSFETM2のゲート閾値Vthp2以上である低入力電圧期間を外来ノイズの影響を受けることなく正確に識別して活性化されて第1MOSFETM1から伝達された出力電圧Voutを外来ノイズの影響を受けることなく正確に第3MOSFETM3のゲートGに伝達できるようになるといった効果を奏する。
【0085】
第3MOSFETM3は、前段の第2MOSFETM2の活性化の度合い(=Vg2)に応じて不活性化されて制御トランジスタQ1のベース電流IBにおけるベース増加電流の制限を行う回路構成を有している。
【0086】
具体的には、第3MOSFETM3は、nチャネルMOSFETであって、ゲートGが第2MOSFETM2のドレインDに接続され、出力電圧Voutを出力するドレインDが制御トランジスタQ1のベースBに接続された回路構成を有している。
【0087】
このような回路構成において、入力電圧Viが出力電圧Voutよりも大きい場合(VI>VO)、前述したように、第1MOSFETM1のゲート電位Vg1に応じて第3MOSFETM3が不活性状態となる。
【0088】
一方、入力電圧Viが出力電圧Voutと差がない場合(VI≒VO)、前述したように、第1MOSFETM1のゲート電位Vg2により活性化される第2MOSFETM2に応じて第3MOSFETM3も活性化される。
【0089】
すなわち、後述するボルテージレギュレータ20の制御トランジスタQ1のベースを第3MOSFETM3のドレインに接続することにより、ボルテージレギュレータ20の入力電圧Vdd(=VI)が出力電圧Voutut(=VO)と差がない場合(Vdd≒Vout)に制御トランジスタQ1のコレクター−エミッタ間電位差VCEがゼロV近くになったときに制御トランジスタQ1のベース電流IBにおけるベース増加電流の制限を第3MOSFETM3を用いて行うことができるようになる。
【0090】
このような回路構成を有する電流制限回路10は、制御トランジスタQ1のコレクター−エミッタ間電位差VCE(Vdd−Vout)を監視し、コレクター−エミッタ間電位差VCE(Vdd−Vout)がほぼ電位差ゼロになっている低入力電圧期間内に制御トランジスタQ1のベースBに発生するベース電流増加現象の発生を継続的に制限することができる。
【0091】
具体的には、制御トランジスタQ1のエミッタが電圧入力端子T1を介して入力電圧Vddに接続されコレクターが出力電圧Voututを出力する電圧出力端子T2に接続されて負荷電流を負荷24に供給し、入力電圧Vddと出力電圧Voututとの電位差を監視してベース電流増加現象の発生を制限することになる。
【0092】
これにより、Vdd≒Voutになる低入力電圧時であっても、ベース電流IBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0093】
以上説明したように、電流制限回路10によれば、コレクター−エミッタ間電位差VCEが小さい低入力電圧期間内に制御トランジスタQ1のコレクター−エミッタ間電位差VCEが低くなってしまった場合であっても、第1MOSFETM1が制御トランジスタQ1に印加される入力電圧Viを監視し、第1MOSFETM1からの入力電圧Viが第2MOSFETM2のゲート閾値Vthp2以上である低入力電圧期間に第2MOSFETM2が第1MOSFETM1から伝達された出力電圧Voutを第3MOSFETM3のゲートGに伝達し、第4MOSFETM4が制御トランジスタQ1のベース電流IBの制限を行うので、ベース電流IBの低下の一因となっている制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷24に供給できるようになるといった効果を奏する。
【0094】
更に、この様に、コレクター−エミッタ間電位差VCEに起因して発生する制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタQ1のベース電流IBを増加させるような従来の補償制御を用いることなく制御トランジスタQ1のベース電流IBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。
【0095】
次に、図面に基づき、本発明のボルテージレギュレータの実施形態を説明する。
【0096】
図2は、本発明のボルテージレギュレータ20の一実施形態を説明するための回路図である。図6は、図3のボルテージレギュレータ20における入出力特性を説明するためのグラフである。
【0097】
図2に示す電流制限回路10は、前述したように、接地電位GNDに接続された接地端子T3−電圧出力端子T2から負荷に定電圧状態(図6に示すVout=3.000Vの定電圧制御領域)で供給する負荷電流を制御する制御トランジスタQ1のコレクター−エミッタ間電位差VCE(すなわち、入力電圧Vddと出力電圧Voututとの電位差=Vdd−Vout)を監視し、コレクター−エミッタ間電位差VCEが所定電圧以下(具体的には、図6に示す点P以下の入力電圧Vdd、特に、同電位近傍)になっている低入力電圧期間内(図6に示す0V〜点P(Vthp2>Vthp1)に対応する入力電圧Vddに範囲内)において制御トランジスタQ1を流れるベース電流IBを第4MOSFETM4を介して低入力電圧期間中に継続的に制限するように接続されている。
【0098】
図2に示す第4MOSFETM4は、後述する誤差増幅器Q5から出力される誤差信号または前述の第3MOSFETM3から出力されるベース電流IBにおけるベース増加電流の制限にかかる制御信号を選択的に制御トランジスタQ1のベースBに伝達するように接続されている。
【0099】
具体的な第4MOSFETM4は、図3に示すように、nチャネルMOSFETであって、後述する誤差増幅器Q5からの誤差信号と第3MOSFETM3のドレインDからの制御信号とがゲートGに共通接続されると同時に、ドレインDが制御トランジスタQ1のベースBに接続されている。
【0100】
このような回路構成を有する第4MOSFETM4は、図3に示すように、低入力電圧期間に第3MOSFETM3から出力される制御信号を選択して制御トランジスタQ1に伝達して制御トランジスタQ1におけるベース電流IBにおけるベース増加電流の制限制御を指示し、低入力電圧期間以外に誤差増幅器Q5からの誤差信号を選択して制御トランジスタQ1に伝達して制御トランジスタQ1における定電圧制御(ボルテージレギュレーション)を指示している。
【0101】
このような第4MOSFETM4を設けることにより、コレクター−エミッタ間電位差VCE(Vdd−Vout)に起因して発生する制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷24に供給できるようになるといった効果を奏する。
【0102】
更に、この様に、コレクター−エミッタ間電位差VCEに起因して発生する制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタQ1のベース電流IBを増加させるような従来の補償制御を用いることなく制御トランジスタQ1のベース電流IBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。
【0103】
図3は、図1の電流制限回路10を図2のボルテージレギュレータ20に適用した回路図である。
【0104】
図3に示すボルテージレギュレータ20は、携帯電話等の負荷24に供給される出力電圧Voututを一定に保持する定電圧電源であって、出力電圧設定用抵抗網R1,R2、前述の制御トランジスタQ1、前述の電流制限回路10、基準電源21、誤差増幅器Q5、前述の第4MOSFETM4を中心にして構成されている。
【0105】
出力電圧設定用抵抗網R1,R2は、電流を与えられた際に電流の大きさに応じた出力電圧Voututを生成する回路素子である。
【0106】
前述の制御トランジスタQ1は、出力電圧設定用抵抗網R1,R2に制御電流を与えて出力電圧設定用抵抗網R1,R2の出力ノード(出力電圧設定用抵抗R1と出力電圧設定用抵抗R2との接続点)の電圧Vfb及び負荷24に供給される出力電圧Voututを一定電圧値に制御するためのpnpトランジスタである。
【0107】
電流制限回路10は、前述したように、制御トランジスタQ1のベース電流IBにおけるベース増加電流を制限する回路である。
【0108】
基準電源21は、第1電流源Q2から供給される定電流Iref1に基づいて基準電圧Vrefを生成する回路である。
【0109】
誤差増幅器Q5は、オペアンプであって、基準電源21からの非反転入力端子に入力される基準電圧Vrefと出力ノード電圧Vfbとの電圧差を検出して電圧差に基づく誤差信号を生成すると同時に、誤差信号を制御トランジスタQ1にフィードバックして負荷24に供給される出力電圧Voututを一定に保持する定電圧制御を指示する回路である。このような誤差増幅器Q5は、出力ノード電圧Vfbを反転入力端子に入力するためのフィードバックループを有している。
【0110】
第4MOSFETM4は、前述したように、誤差増幅器Q5から出力される誤差信号または第3MOSFETM3から出力されるベース電流IBにおけるベース増加電流の制限にかかる制御信号を選択的に制御トランジスタQ1のベースBに伝達するnチャネルMOSFETである。
【0111】
具体的には第4MOSFETM4は、図3に示すように、誤差増幅器Q5からの誤差信号と第3MOSFETM3のドレインDからの制御信号とがゲートGに共通接続されると同時に、ドレインDが制御トランジスタQ1のベースBに接続されている。
【0112】
このような回路構成を有する第4MOSFETM4は、低入力電圧期間に第3MOSFETM3から出力される制御信号を選択して制御トランジスタQ1に伝達して制御トランジスタQ1におけるベース電流IBにおけるベース増加電流の制限制御を指示し、低入力電圧期間以外に誤差増幅器Q5からの誤差信号を選択して制御トランジスタQ1に伝達して制御トランジスタQ1における定電圧制御を指示することができる。
【0113】
これにより、コレクター−エミッタ間電位差VCE(Vdd−Vout)がほぼ電位差ゼロになっている低入力電圧期間内であっても、第4MOSFETM4から伝達される制御信号に基づいて制御トランジスタQ1のベース電流IBを制御することにより、制御トランジスタQ1のコレクター−エミッタ間電位差VCE(Vdd−Vout)が低くなってしまうことを継続的に回避し、コレクター−エミッタ間電位差VCE(Vdd−Vout)に起因して発生する制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷24に供給できるようになるといった効果を奏する。
【0114】
更に、この様に、第4MOSFETM4から伝達される制御信号に基づいて制御トランジスタQ1のベース電流IBを制御することにより、コレクター−エミッタ間電位差VCE(Vdd−Vout)に起因して発生する制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ第4MOSFETM4から伝達される制御信号に基づいて制御トランジスタQ1のベース電流IBを制御することにより、制御トランジスタQ1のベース電流IBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流IBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0115】
また図3に示す回路構成において、電流制限回路10は、入力電圧Vddと出力電圧Voututとの電位差(Vdd−Vout)を監視し第4MOSFETM4のゲート電位を制御することによりベース電流IBを制限することになる。
【0116】
換言すれば、制御トランジスタQ1のエミッタが電圧入力端子T1を介して入力電圧Vddに接続されコレクターが出力電圧Voututを出力する電圧出力端子T2に接続されて負荷電流を負荷24に供給する場合、電流制限回路10は、入力電圧Vddと出力電圧Voututとの電位差を監視して直流電流増幅率hFEの低下を制限することになる。
【0117】
また電流制限回路10は、制御トランジスタQ1のコレクター−エミッタ間電位差VCE(Vdd−Vout)を監視し、Vdd≒Voutになる低入力電圧時であっても、ベース電流IBにおけるベース増加電流宴塔WスタQ1のコレクター−エミッタ間電位差VCE(Vdd−Vout)の減少に起因して発生する直流電流増幅率hFEの低下を制限することもできる。
【0118】
これにより、Vdd≒Voutになる低入力電圧時であっても、直流電流増幅率hFEの低下を制限してベース電流IBにおけるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流IBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0119】
また電流制限回路10は、制御トランジスタQ1のコレクター−エミッタ間電位差VCE(Vdd−Vout)を監視し、コレクター−エミッタ間電位差VCE(Vdd−Vout)がほぼ電位差ゼロになっている低入力電圧期間内(図6に示す0V〜点P(Vthp2>Vthp1)に対応する入力電圧Vddに範囲内)に制御トランジスタQ1のコレクター−エミッタ間電位差VCE(Vdd−Vout)の減少に起因して発生する直流電流増幅率hFEの低下を継続的に制限することになる。
【0120】
この場合、電流制限回路10は、制御トランジスタQ1のエミッタが電圧入力端子T1を介して入力電圧Vddに接続されコレクターが出力電圧Voututを出力する電圧出力端子T2に接続されて負荷電流を負荷24に供給し、入力電圧Vddと出力電圧Voututとの電位差を監視して直流電流増幅率hFEの低下を制限することもできる。
【0121】
これにより、コレクター−エミッタ間電位差VCE(Vdd−Vout)がほぼ電位差ゼロになっている低入力電圧期間内であっても、制御トランジスタQ1のコレクター−エミッタ間電位差VCE(Vdd−Vout)が低くなってしまうことを継続的に回避し、コレクター−エミッタ間電位差VCE(Vdd−Vout)に起因して発生する制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷24に供給できるようになるといった効果を奏する。
【0122】
更に、この様に、コレクター−エミッタ間電位差VCE(Vdd−Vout)に起因して発生する制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタQ1のベース電流IBを増加させるような従来の補償制御を用いることなく制御トランジスタQ1のベース電流IBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流IBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0123】
また電流制限回路10は、制御トランジスタQ1のコレクター−エミッタ間電位差VCE(Vdd−Vout)を監視し、コレクター−エミッタ間電位差VCE(Vdd−Vout)がほぼ電位差ゼロになっている低入力電圧期間内(図6に示す0V〜点P(Vthp2>Vthp1)に対応する入力電圧Vddに範囲内)に制御トランジスタQ1のコレクター−エミッタ間電位差VCE(Vdd−Vout)を継続的に一定以上のベース電流を確保できるように一定以上に保持することもできる。
【0124】
これにより、コレクター−エミッタ間電位差VCE(Vdd−Vout)がほぼ電位差ゼロになっている低入力電圧期間内であっても、コレクター−エミッタ間電位差VCE(Vdd−Vout)を一定以上のベース電流を確保できるように一定以上に保持して制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避し、直流電流増幅率hFEの低下を一因として生起されるベース電流IBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流IBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー22を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー22の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0125】
なお、このような電流制限回路10を有するボルテージレギュレータ20は、MOS集積回路によって実現できることは明白である。また、集積化されたボルテージレギュレータ20をバッテリー22とともにパッケージ形態(いわゆる、バッテリーパック)とすることも可能である。このようなバッテリーパックにおいては、充電制御回路を内蔵させることが望ましい。
【0126】
図4は、図3のボルテージレギュレータ20の使用形態を説明するためのブロック図である。
【0127】
制御トランジスタQ1は、図4に示すように、外部に接続されるバッテリー22から電圧入力端子T1を介して印加される入力電圧Vddにエミッタが接続され出力電圧Voututを出力するコレクターが電圧出力端子T2を介してに負荷24に接続された状態で負荷電流Icを負荷24に供給している。
【0128】
図7(a)は、図1の電流制限回路10を用いない場合のボルテージレギュレータ20の出力特性を説明するためのグラフであり、図7(b)は、図1の電流制限回路10を用いない場合に制御トランジスタQ1のベースBに発生するベース増加電流を説明するためのグラフである。図8(a)は、図1の電流制限回路10を用いた場合のボルテージレギュレータ20の出力特性を説明するためのグラフであり、図8(b)は、図1の電流制限回路10を用いた場合に制御トランジスタQ1のベースBにおいて制限されたベース増加電流を説明するためのグラフである。
【0129】
このような回路構成において、ボルテージレギュレータ20は、入力電圧Vddが出力電圧Voutut(具体的には、3.000V)よりも大きい場合(Vdd>Vout、図6に示す斜線領域)、第1MOSFETM1のゲート電位Vg1が前述の式(1)で与えられているので、第2MOSFETM2及び第3MOSFETM3は不活性状態となる。
【0130】
第2MOSFETM2は、前段の第1MOSFETM1の活性化の度合(=Vg1)に応じて活性化されて出力電圧Voutut(図7(a)または図8(a)参照)を検出し、検出した出力電圧Voututを次段の第3MOSFETM3のゲートGに伝達する回路構成を有している。
【0131】
第1MOSFETM1と第2MOSFETM2とにおいて、第2MOSFETM2はバックバイアスされているため、出力電圧Voutut=バックバイアス電位VBSとなった低入力電圧時に第2MOSFETM2は活性化されることになる。
【0132】
またボルテージレギュレータ20は、入力電圧Vddが出力電圧Voutut以下となり第2MOSFETM2のゲート閾値Vthp2>第1MOSFETM1のゲート閾値Vthp1となる場合(Vdd≦Vout、図6に示す0V〜点P(Vthp2>Vthp1)に対応する入力電圧Vddに範囲内)であって特に入力電圧Vddが出力電圧Voututと差がない場合(Vdd≒Vout)、第1MOSFETM1のゲート電位Vg2(=Vg1)が前述の式(2)で与えられているので、第2MOSFETM2が活性化され、第3MOSFETM3も活性化される。
【0133】
この様に、第2MOSFETM2のバックゲートを入力電圧Vddにバイアスすることにより、第2MOSFETM2のゲート閾値Vthp2に外来ノイズが重畳する可能性を低減できるようになり、外来ノイズに起因して第2MOSFETM2が誤って活性化される現象を回避できるようになる。その結果、第1MOSFETM1からの入力電圧Vddが第2MOSFETM2のゲート閾値Vthp2以上である低入力電圧期間を外来ノイズの影響を受けることなく正確に識別して活性化されて第1MOSFETM1から伝達された出力電圧Voututを外来ノイズの影響を受けることなく正確に第3MOSFETM3のゲートGに伝達できるようになるといった効果を奏する。
【0134】
第3MOSFETM3は、入力電圧Vddが出力電圧Voutut以下となり第2MOSFETM2のゲート閾値Vthp2>第1MOSFETM1のゲート閾値Vthp1となる場合(Vdd≦Vout、図6に示す0V〜点P(Vthp2>Vthp1)に対応する入力電圧Vddに範囲内)であって特に入力電圧Vddが出力電圧Voututと差がない場合(Vdd≒Vout)、前段の第2MOSFETM2の活性化の度合い(=Vg2)に応じて不活性化されて制御トランジスタQ1のベース電流IBにおけるベース増加電流の制限を行う回路構成を有している。
【0135】
このような回路構成において、入力電圧Vddが出力電圧Voututよりも大きい場合(Vdd>Vout)、前述したように、第1MOSFETM1のゲート電位Vg1に応じて第3MOSFETM3が不活性状態となる。
【0136】
一方、入力電圧Vddが出力電圧Voutut以下となり第2MOSFETM2のゲート閾値Vthp2>第1MOSFETM1のゲート閾値Vthp1となる場合(Vdd≦Vout、図6に示す0V〜点P(Vthp2>Vthp1)に対応する入力電圧Vddに範囲内)であって特に入力電圧Vddが出力電圧Voututと差がない場合(Vdd≒Vout)、前述したように、第1MOSFETM1のゲート電位Vg2により活性化される第2MOSFETM2に応じて第3MOSFETM3も活性化される。
【0137】
第3MOSFETM3の活性化に応じて活性化された第4MOSFETM4は、誤差増幅器Q5からの誤差信号と第3MOSFETM3から出力される制御信号の2者の内から第3MOSFETM3から出力される制御信号を選択して制御トランジスタQ1に伝達して制御トランジスタQ1におけるベース電流IBにおけるベース増加電流の制限制御を指示し、また低入力電圧期間以外のときに誤差増幅器Q5からの誤差信号と第3MOSFETM3から出力される制御信号の2者の内から誤差増幅器Q5からの誤差信号を選択して制御トランジスタQ1に伝達して制御トランジスタQ1における定電圧制御(ボルテージレギュレーション)を指示している。
【0138】
このような第4MOSFETM4を設けることにより、コレクター−エミッタ間電位差VCE(Vdd−Vout)に起因して発生する制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷24に供給できるようになるといった効果を奏する。
【0139】
更に、この様に、コレクター−エミッタ間電位差VCEに起因して発生する制御トランジスタQ1の直流電流増幅率hFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタQ1のベース電流IBにおけるベース増加電流を増加させるような従来の補償制御を用いることなく制御トランジスタQ1のベース電流IBにおけるベース増加電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。
【0140】
すなわち、後述するボルテージレギュレータ20の制御トランジスタQ1のベースを第3MOSFETM3のドレインに接続することにより、ボルテージレギュレータ20の入力電圧Vdd(=Vdd)が出力電圧Voutut(=Vout)と差がない場合(Vdd≒Vout)に制御トランジスタQ1のコレクター−エミッタ間電位差VCEがゼロV近くになったときに図8(b)に示すように制御トランジスタQ1のベース電流IBにおけるベース増加電流の制限を第3MOSFETM3を用いて行うことができるようになる。
【0141】
このような回路構成を有する電流制限回路10は、制御トランジスタQ1のコレクター−エミッタ間電位差VCE(Vdd−Vout)を監視し、コレクター−エミッタ間電位差VCE(Vdd−Vout)がほぼ電位差ゼロになっている低入力電圧期間内(図6に示す0V〜点P(Vthp2>Vthp1)に対応する入力電圧Vddに範囲内)に、制御トランジスタQ1のベースBに発生する図7(b)に示すようなベース電流増加現象の発生を継続的に制限することができる。
【0142】
【発明の効果】
請求項1に記載の発明によれば、コレクター−エミッタ間の電位差が小さい低入力電圧時であっても、制御トランジスタのベース電流を増加させるような従来の補償制御を用いることなく制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧時の任意のタイミングで回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリーの長寿命化を図ることができるようになる。
また、コレクター−エミッタ間の電位差が小さい低入力電圧期間内に制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまった場合であっても、第3MOSFETが制御トランジスタのベース電流の制限を行うので、ベース電流の低下の一因となっている制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。
更に、この様に、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような従来の補償制御を用いることなく制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。
【0143】
請求項2に記載の発明によれば、コレクター−エミッタ間の電位差が小さい低入力電圧期間内であっても、制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまうことを継続的に回避し、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。
【0144】
更に、この様に、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような従来の補償制御を用いることなく制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。
また、コレクター−エミッタ間の電位差が小さい低入力電圧期間内に制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまった場合であっても、第3MOSFETが制御トランジスタのベース電流の制限を行うので、ベース電流の低下の一因となっている制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。
更に、この様に、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような従来の補償制御を用いることなく制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。
【0145】
請求項3に記載の発明によれば、請求項1又は2に記載の効果にくわえて、コレクター−エミッタ間の電位差が小さい低入力電圧期間内に制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまった場合であっても、第1MOSFETが制御トランジスタに印加される入力電圧を監視し、第1MOSFETからの入力電圧が第2MOSFETのゲート閾値以上である低入力電圧期間に第2MOSFETが第1MOSFETから伝達された出力電圧を第3MOSFETのゲートに伝達し、第3MOSFETが制御トランジスタのベース電流の制限を行うので、ベース電流の低下の一因となっている制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。
【0146】
更に、この様に、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような従来の補償制御を用いることなく制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。
【0147】
請求項4に記載の発明によれば、請求項3に記載の効果に加えて、第2MOSFETのバックゲートを入力電圧にバイアスすることにより、第2MOSFETのゲート閾値に外来ノイズが重畳する可能性を低減できるようになり、外来ノイズに起因して第2MOSFETが誤って活性化される現象を回避できるようになる。その結果、第1MOSFETからの入力電圧が第2MOSFETのゲート閾値以上である低入力電圧期間を外来ノイズの影響を受けることなく正確に識別して活性化されて第1MOSFETから伝達された出力電圧を外来ノイズの影響を受けることなく正確に第3MOSFETのゲートに伝達できるようになる。
【0148】
請求項5に記載の発明によれば、請求項1〜4のいずれか一項に記載の効果に加えて、コレクター−エミッタ間電位差が小さい低入力電圧時であっても、制御トランジスタの直流電流増幅率の低下を制限でき、直流電流増幅率の低下を一因として生起されるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリーの無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0149】
請求項6に記載の発明によれば、請求項1〜4のいずれか一項に記載の効果に加えて、コレクター−エミッタ間電位差が所定電圧以下になった低入力電圧時であっても、コレクター−エミッタ間電位差を一定以上に保持して制御トランジスタの直流電流増幅率の低下を低入力電圧時の任意のタイミングで回避し、直流電流増幅率の低下を一因として生起されるベース電流におけるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリーの無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0150】
請求項7に記載の発明によれば、請求項1〜4のいずれか一項に記載の効果に加えて、コレクター−エミッタ間電位差が所定電圧以下になった低入力電圧時であっても、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリーの無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。
【0166】
請求項8に記載の発明によれば、請求項1乃至7のいずれか一項に記載の効果に加えて、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内であっても、制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまうことを継続的に回避し、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。
【0167】
更に、この様に、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような従来の補償制御を用いることなく制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。
【0168】
請求項9に記載の発明によれば、請求項8に記載の効果に加えて、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内であっても、第3MOSFETから出力される制御信号に基づいて制御して制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまうことを継続的に回避し、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。
【0169】
更に、この様に、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を第3MOSFETから出力される制御信号に基づいて制御して低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ制御トランジスタのベース電流におけるベース電流増加現象の発生を第3MOSFETから出力される制御信号に基づいて制御して低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。
【0170】
請求項10に記載の発明によれば、請求項9に記載の効果に加えて、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内であっても、第4MOSFETから伝達される制御信号に基づいて制御トランジスタのベース電流を制御することにより、制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまうことを継続的に回避し、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。
【0171】
更に、この様に、第4MOSFETから伝達される制御信号に基づいて制御トランジスタのベース電流を制御することにより、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ第4MOSFETから伝達される制御信号に基づいて制御トランジスタのベース電流を制御することにより、制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。
【0172】
請求項11に記載の発明によれば、請求項10に記載の効果と同様の効果を奏する。
【図面の簡単な説明】
【図1】本発明の電流制限回路の一実施形態を説明するための回路図である。
【図2】本発明のボルテージレギュレータの一実施形態を説明するための回路図である。
【図3】図1の電流制限回路を図2のボルテージレギュレータに適用した回路図である。
【図4】図3のボルテージレギュレータの使用形態を説明するためのブロック図である。
【図5】制御トランジスタのコレクター−エミッタ間の電圧と直流電流増幅率との関係を説明するための図であって、図5(a)は、制御トランジスタの入力電圧及び出力電圧との接続形態を説明するための回路図であり、図5(b)は、図5(a)の制御トランジスタにおける直流電流増幅率のコレクター−エミッタ間の電位差よ存性を説明するためのグラフである。
【図6】図3のボルテージレギュレータにおける入出力特性を説明するためのグラフである。
【図7】図7(a)は、図1の電流制限回路を用いない場合のボルテージレギュレータの出力特性を説明するためのグラフであり、図7(b)は、図1の電流制限回路を用いない場合に制御トランジスタのベースに発生するベース増加電流を説明するためのグラフである。
【図8】図8(a)は、図1の電流制限回路を用いた場合のボルテージレギュレータの出力特性を説明するためのグラフであり、図8(b)は、図1の電流制限回路を用いた場合に制御トランジスタのベースにおいて制限されたベース増加電流を説明するためのグラフである。
【図9】従来の電流制限回路を用いたボルテージレギュレータを説明するための回路図である。
【図10】図9のボルテージレギュレータの制御トランジスタのベースに発生するベース増加電流を説明するためのグラフである。
【符号の説明】
GND…接地電位
Iref1…第1定電流
Iref2…第2定電流
Iref3…第3定電流
R1,R2…出力電圧設定用抵抗網
M1…第1MOSFET(pチャネルMOSFET)
Vthp1…第1MOSFETのゲート閾値
Vg1…第1MOSFETのゲート電位
M2…第2MOSFET(pチャネルMOSFET)
Vthp2…第2MOSFETのゲート閾値
Vg2…第2MOSFETのゲート電位
M3…第3MOSFET(nチャネルMOSFET)
M4…第4MOSFET(nチャネルMOSFET)
T1…電圧入力端子
T2…電圧出力端子
T3…接地端子
VI…入力電圧
VO…出力電圧
Vdd…入力電圧
Vout…出力電圧
Q1…制御トランジスタ
IB…制御トランジスタのベース電流
IC…制御トランジスタのコレクター電流
hFE…制御トランジスタの直流電流増幅率
VCE…制御トランジスタのコレクター−エミッタ間の電位差
Q2…第1電流源
Q3…第2電流源
Q4…第3電流源
Q5…誤差増幅器
Vfb…出力ノードの電圧
Vref…基準電圧
10…電流制限回路
20…ボルテージレギュレータ
21…基準電源
22…バッテリー
24…負荷
Claims (11)
- 負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、
前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視し、該コレクター−エミッタ間の電位差が所定電圧以下になった低入力電圧時に当該制御トランジスタを流れるベース電流を制限する回路構成を有し、
前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第1MOSFETと、前記第1MOSFETの活性化の度合に応じて活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第2MOSFETと、前記第2MOSFETの活性化の度合いに応じて活性化される第3MOSFETとを有することを特徴とする電流制限回路。 - 負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、
前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視し、該コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内において当該制御トランジスタを流れるベース電流を継続的に制限する回路構成を有し、
前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第1MOSFETと、前記第1MOSFETの活性化の度合に応じて活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第2MOSFETと、前記第2MOSFETの活性化の度合いに応じて活性化される第3MOSFETとを有することを特徴とする電流制限回路。 - 前記第1MOSFETは、pチャネルMOSFETであって、ゲートとドレインが接続された状態で第2電流源及び前記第2MOSFETのゲートに接続されソースが入力電圧に接続された回路構成を有し、前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧がゲート閾値以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を前記第2MOSFETのゲートに伝達し、前記第2MOSFETは、pチャネルMOSFETであって、ゲートが前記第1MOSFETのドレインに接続されソースが出力電圧に接続されドレインが第3電流源及び前記第3MOSFETのゲートに並列に接続された回路構成を有し、前記第1MOSFETからの入力電圧がゲート閾値以上である低入力電圧期間に活性化されて第1MOSFETから伝達された出力電圧を前記第3MOSFETのゲートに伝達し、前記第3MOSFETは、nチャネルMOSFETであって、ゲートが前記第2MOSFETのドレインに接続されドレインが前記制御トランジスタのベースに接続され、前記第2MOSFETの活性化の度合いに応じて活性化される第3MOSFETとを有することを特徴とする請求項1または2に記載の電流制限回路。
- 前記第2MOSFETがバックバイアス接続され、pチャネルMOSFETのバックゲートが入力電圧にバイアスされた回路構成を有することを特徴とする請求項3に記載の電流制限回路。
- 前記制御トランジスタの直流電流増幅率の低下を制限して前記ベース電流を制限する回路構成を有することを特徴とする請求項1乃至4のいずれか一項に記載の電流制限回路。
- 前記制御トランジスタのコレクター−エミッタ間の電位差を一定以上に保持して前記ベース電流を制限する回路構成を有することを特徴とする請求項1乃至4のいずれか一項に記載の電流制限回路。
- 前記制御トランジスタのベースに発生するベース増加電流の発生を制限して前記ベース電流を制限する回路構成を有することを特徴とする請求項1乃至4のい ずれか一項に記載の電流制限回路。
- 負荷に供給される出力電圧を一定に保持する定電圧電源であるボルテージレギュレータにおいて、
電流を与えられた際に当該電流の大きさに応じた出力電圧を生成する出力電圧設定用抵抗網と、前記出力電圧設定用抵抗網に制御電流を与えて当該出力電圧設定用抵抗網の出力ノードの電圧及び負荷に供給される出力電圧を一定電圧値に制御するための前記制御トランジスタと、前記制御トランジスタのベース電流を制限する前記電流制限回路と、第1電流源を用いて基準電圧を生成する基準電源と、前記基準電源からの基準電圧と前記出力ノード電圧との電圧差を検出して当該電圧差に基づく誤差信号を生成すると共に、当該誤差信号を前記制御トランジスタにフィードバックして負荷に供給される出力電圧を一定に保持する定電圧制御を促すフィードバックループを備えた誤差増幅器とを有することを特徴とする請求項1乃至7のいずれか一項に記載の電流制限回路を用いたボルテージレギュレータ。 - 前記誤差増幅器から出力される前記誤差信号または前記第3MOSFETから出力される前記ベース電流の制限にかかる制御信号を選択的に前記制御トランジスタのベースに伝達する第4MOSFETを有することを特徴とする請求項8に記載のボルテージレギュレータ。
- 前記第4MOSFETは、nチャネルMOSFETであって、前記誤差増幅器からの前記誤差信号と前記第3MOSFETのドレインからの前記制御信号とがゲートに共通接続されると共に、ドレインが前記制御トランジスタのベースに接続されていることを特徴とする請求項9に記載のボルテージレギュレータ。
- 前記第4MOSFETは、低入力電圧期間に前記第3MOSFETから出力される前記制御信号を選択して前記制御トランジスタに伝達して当該制御トランジスタにおける前記ベース電流の制限制御を促し、当該低入力電圧期間以外に前記誤差増幅器からの前記誤差信号を選択して前記制御トランジスタに伝達して当該制御トランジスタにおける前記定電圧制御を促す回路構成を有することを特徴とする請求項10に記載のボルテージレギュレータ。
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