JP4395067B2 - 高／低同相モード入力電圧のための独立入力オフセット補正機能付演算増幅器 - Google Patents

Description

本発明は、補正回路分野に関するものであり、より具体的には、相補型入力対を使用しレール・ツー・レール（ｒａｉｌ−ｔｏ−ｒａｉｌ）同相モード入力範囲を実現する演算増幅器のための補正回路に関するものである。

本発明は、米国特許仮出願第６０／３８８，２８８号（Ｈｕａｎｇ、受付２００２年６月１２日）の利益を主張するものである。
演算増幅器は、入力オフセット電圧（Ｖｏｓ）と呼ばれる関連パラメータを有し、入力オフセット電圧は、出力電圧または電流がゼロとなるとき増幅器の入力端子に印加される、演算増幅器の差動入力電圧を指定する。理想的な演算増幅器では、Ｖｏｓはゼロである。Ｖｏｓを減少させるために、１つまたは複数の「トリム」入力を供給する演算増幅器もある。トリム入力に適切な電流または電圧を印加することでＶｏｓを減少させている。

Ｖｏｓの補正が可能な演算増幅器の一例が図１に示されている。この手法は、米国特許番号６，１９４，９６２（Ｃｈｅｎ）に開示されている。その演算増幅器の入力は、第一の差動トランジスタ対ＭＮ１およびＭＮ２、ならびに相補型差動トランジスタ対ＭＰ１およびＭＰ２から構成され、両入力対は入力端子Ｖ＋およびＶ−に印加される差動入力信号を受け取るように接続されている。ＭＮ１およびＭＮ２は、バイアス電流源１０でバイアスされ、ＭＰ１およびＭＰ２は、電流源１２よりバイアス電流を受け取る。差動入力電圧に応答して、各入力対は折り返し型カスコード段１４に供給される差動電流を発生させ、折り返し型カスコード段１４は入力対から受け取った差動電流に応じて変化する出力電流Ｉｏｕｔを発生させる。トリム入力ＴＲＩＭ１およびＴＲＩＭ２は、折り返し型カスコード段１４のそれぞれの結節点（ｎｏｄｅｓ）に接続される。

動作中は、Ｐ型ＭＯＳ入力対（ＭＰ１、ＭＰ２）は入力同相モード電圧（Ｖｃｍ）が低い（所定の閾電圧よりも低い）ときに能動的（オン）になり、Ｎ型ＭＯＳ入力対はＶｃｍが高い（所定の閾電圧よりも高い）ときに能動的（オン）になる。低いＶｃｍが演算増幅器に印加されたとき、Ｖｏｓを減じてゼロにするために第一の補正電流ΔＩ１がＴＲＩＭ１またはＴＲＩＭ２に印加される。ΔＩ１により行われる補正はΔＩ１／ｇｍｐで決まり、ここで、ｇｍｐはＰ型ＭＯＳトランジスタＭＰ１およびＭＰ２の相互コンダクタンスである。補正電流ΔＩ１は、全同相モード入力範囲に渡って印加される。ΔＩ１が設定されると、高いＶｃｍが演算増幅器に印加され、Ｖｏｓを減少させるために第二の補正電流ΔＩ２がＴＲＩＭ１またはＴＲＩＭ２（ΔＩ１を印加したままで）に印加される。したがって、高いＶｃｍでは、ΔＩ１は全同相モード入力範囲に渡って存在する一方、ΔΙ２はＶｃｍが高いときのみ存在するため、ΔＩ１およびΔＩ２により行われる補正は（ΔＩ１＋ΔΙ２）／ｇｍｎで決まり、ここで、ｇｍｎはＮ型ＭＯＳトランジスタＭＮ１およびＭＮ２の相互コンダクタンスである。

この手法は、いくつかの短所を有する。例えば、高いＶｃｍオフセットに対する補正範囲は、低いＶｃｍ補正電流ΔＩ１の影響のために、非補正オフセット範囲よりも大きくなければならない。例えば、高いＶｃｍおよび低いＶｃｍ両方の非補正オフセットの範囲が±２．５ｍＶのとき、低いＶｃｍに対する補正範囲は±２．５ｍＶに設定できるが、高いＶｃｍに対する補正範囲は±５ｍＶに設定する必要がある。また、電源電圧またはＶｃｍに依存するいかなるΔＩ１とΔΙ２の不整合も、補正後Ｖｏｓの、高いＶｃｍにおける電源／Ｖｃｍ依存性をもたらす。この方法はまた、所定の順序で較正する必要があり、演算増幅器の較正に使用される手順に制約を与える。

上記の課題を解決する演算増幅器が提供される。
演算増幅器では、高／低同相モード入力電圧のためにＶｏｓ独立補正機能を提供する。該演算増幅器は、相補型入力対を含み、Ｖｃｍが閾電圧Ｖｔｈよりも低いときはバイアス電流Ｉｔａｉｌを一方の対に供給し、Ｖｃｍが閾電圧Ｖｔｈよりも高いときはＩｔａｉｌを他方の対に供給するステアリング回路を採用している。入力対は、負荷段を介して出力電流Ιｏｕｔを発生させる。Ιｏｕｔは、対の差動出力電流に応答して変化する。負荷段は、折り返し型カスコード段であることが好ましいが、１つまたは複数のトリム入力を含み、トリム入力は、印加される１つまたは複数の補正信号に応答してＶｏｓが変化することを可能にする。第一の補正信号発生回路は、ＶｃｍがＶｔｈよりも低いときのみ第一の補正信号をトリム入力に供給し、第二の補正信号発生回路は、ＶｃｍがＶｔｈよりも高いときのみ第二の補正信号をトリム入力に供給する。これにより、入力同相モード電圧Ｖｃｍが高いときも低いときも、入力オフセット電圧を独立して調整できるので、上記に特定された問題を回避することが可能になる。

好ましい実施の形態において、ステアリング回路はステアリングトランジスタを含み、ステアリングトランジスタはＶｃｍが閾電圧Ｖｔｈよりも低いときはバイアス電流をＰ型ＭＯＳ入力対側にステアリングし、またＶｃｍが閾電圧Ｖｔｈよりも高いときはＮ型ＭＯＳ入力対側に電流ミラー回路を介してステアリングする。第一の補正信号発生回路は、固定バイアス電流のミラー電流を、それに応答して第一の補正信号を発生する第一のデジタル／アナログ変換器（ＤＡＣ）に流すことにより、低Ｖｃｍ時（Ｐ型ＭＯＳ対が能動的（オン））のＶｏｓを補正するのに適切な第一の補正信号を発生する。第二の補正信号発生回路は、バイアス電流がＮ型ＭＯＳ入力対にステアリングされるとき、高Ｖｃｍ時（Ｎ型ＭＯＳ対が能動的（オン））のＶｏｓを補正するのに適切な第二の補正信号を発生する。迂回回路は、バイアス電流がＮ型ＭＯＳ入力対にステアリングされるとき、固定バイアス電流を迂回させて第一の補正信号をゼロまで減少させるように接続される。この方法により、第一の補正信号は低Ｖｃｍ時のＶｏｓを、また第二の補正信号は高Ｖｃｍ時のＶｏｓを補正するよう調整することが可能であり、各補正信号をお互いが影響しあうことなく独立に変化させることができる。

当業者にとって、本発明の更なる特徴および長所は、以下の詳述および添付の図面から明白になるであろう。

図２に、高／低同相モード入力電圧のための独立入力オフセット補正機能付演算増幅器の原理を示す。上記のように、該演算増幅器は、相補型入力対、即ちＮ型ＭＯＳ対ＭＮ１およびＭＮ２と、Ｐ型ＭＯＳ対ＭＰ１およびＭＰ２を含み、入力端子Ｖ＋およびＶ−で差動入力信号を受け取るように接続されている。Ｐ型ＭＯＳのソースはお互いに同相ノード結節点２０に、またＮ型ＭＯＳのソースはお互いに同相ノード結節点２２に接続されている。各入力対は、負荷段１４―折り返し型カスコード段として実現するのが好ましい―に供給される差動電流を発生させ、負荷段１４は、入力対に印加された入力電圧に応答して変化する出力電流Ｉｏｕｔを発生させる。負荷段１４は、少なくとも１つのトリム入力（２つのトリム入力ＴＲＩＭ１およびＴＲＩＭ２が図２に示す模範的な実施の形態に示されている）を含み、該トリム入力に１つまたは複数の補正信号を印加することにより演算増幅器の入力オフセット電圧Ｖｏｓを変化させることができるように構成されている。

演算増幅器は、ステアリング回路２４を含み、ステアリング回路２４は、差動入力信号の同相モード入力電圧Ｖｃｍと閾電圧Ｖｔｈとの関係に依存して、入力対の一方または他方にバイアス電流を供給するように構成されている。ステアリング回路２４は、ＶｃｍがＶｔｈよりも低いときは同相モード結節点２０に、またＶｃｍがＶｔｈよりも高いときは同相モード結節点２２にバイアス電流Ｉｔａｉｌを供給する。

演算増幅器はまた、第一の補正信号発生回路２６および第二の補正信号発生回路２８を含む。回路２６はＶｃｍがＶｔｈより低いときのみ、少なくとも１つの演算増幅器トリム入力に第一の補正信号ΔＩ１を供給するように構成されている。同様に、回路２８はＶｃｍがＶｔｈより高いときのみ、少なくとも１つの演算増幅器トリム入力に第二の補正信号ΔＩ２を供給するように構成されている。補正信号発生回路は、第一の補正信号ΔＩ１が低いＶｃｍに対してＶｏｓを補正するように設定し、また第二の補正信号ΔＩ２が高いＶｃｍに対してＶｏｓを補正するように設定して構成されている。

本実施の形態の演算増幅器は、補正信号ΔＩ１およびΔＩ２がお互いに影響なく独立して変化できるように構成されている。このことが、上記の従来技法に勝るいくつかの長所をもたらした。高いＶｃｍ時のオフセットに対する補正範囲を低いＶｃｍの補正信号の悪影響を考慮して広げる必要は、もはや全くない。―補正範囲は高／低両方の同相モード入力電圧に対して、単に非補正オフセット電圧の範囲で設定できる。独立補正信号発生回路により電源電圧、またはＶｃｍ依存のΔＩ１とΔＩ２との間の不整合に起因する問題、また演算増幅器の較正に対して従来課せられた制約を排除できる。

本発明の好ましい実施の形態を図３に示す。ここでは、ステアリング回路２４は、バイアス電流Ｉｔａｉｌを出力する定電流源３０と、ステアリングトランジスタＭＰ３と、入力トランジスタＭＮ３および出力トランジスタＭＮ４とから成る電流ミラーとから構成されている。ステアリングトランジスタＭＰ３は、そのソース・ドレイン回路が同相モード結節点２０と電流ミラー入力トランジスタＭＮ３との間に接続され、そのゲートがバイアス電圧Ｖｔｈに接続されている。そのように構成されているとき、ＶｃｍがＶｔｈよりも低いと、ステアリングトランジスタＭＰ３はオフでＩｔａｉｌが同相モード結節点２０およびＰ型ＭＯＳ入力対に供給される。ＶｃｍがＶｔｈよりも高いときは、ステアリングトランジスタＭＰ３はオンでＩｔａｉｌを電流ミラーに流し、電流ミラーはバイアス電流を同相モード結節点２２およびＮ型ＭＯＳ入力対にミラー電流を流す。

補正信号発生回路２６は、バイアス電流Ｉ１を出力する定電流源３２と、入力トランジスタＭＮ５および出力トランジスタＭＮ６から成る電流ミラーと、ＤＡＣ３４とから構成されることが好ましい。ＭＮ５／ＭＮ６電流ミラーは、ＤＡＣ３４の基準電流入力にＩ１のミラー電流を流す。ミラー電流に応答して、ＤＡＣ３４は補正電流ΔＩ１を発生させる。補正電流ΔＩ１は、負荷段１４のトリム入力の１つに接続される。

補正信号発生回路２８は、ステアリングトランジスタＭＰ３がＩｔａｉｌをＭＮ３／ＭＮ４電流ミラー側にステアリングをするとき電流Ｉ２を流すように接続されたトランジスタＭＮ７およびＤＡＣ３６とから構成されることが好ましい。電流Ｉ２は、ＤＡＣ３６の基準電流入力に印加され、ＤＡＣ３６は応答して補正電流ΔＩ２を発生させる。補正電流ΔＩ２は、負荷段１４のトリム入力の１つに接続される。Ｉ２はステアリングトランジスタＭＰ３がＩｔａｉｌをＭＮ３／ＭＮ４電流ミラー側にステアリングをしたとき（即ち、ＶｃｍがＶｔｈよりも高いとき）のみ存在するので、ΔＩ２はＶｃｍがＶｔｈよりも高いときに発生するのみである。

演算増幅器はまた、迂回回路３８を含み、迂回回路３８は、ステアリングトランジスタＭＰ３がＩｔａｉｌをＭＮ３／ＭＮ４電流ミラー方向にステアリングするとき、バイアス電流Ｉ１をＭＮ５／ＭＮ６電流ミラーより迂回させるように構成され、補正電流ΔＩ１を減少させる、またはなくすように働く。そのように構成されているとき、補正電流ΔＩ１は、ＶｃｍがＶｔｈよりも高いとき減少または排除され、その結果、補正電流ΔＩ１はＶｃｍがＶｔｈよりも低いときだけ発生する。迂回回路３８は、定電流源３２の出力に接続され、ＭＮ７と並列になっている迂回トランジスタＭＮ８を含むのが好ましい。ＭＮ８は、ステアリングトランジスタＭＰ３がＩｔａｉｌをＭＮ３／ＭＮ４電流ミラー方向にステアリングするとき、即ち、ＶｃｍがＶｔｈよりも高いときに、電流Ｉ１をＭＮ５／ＭＮ６電流ミラーより迂回させる。こうすることにより、ＤＡＣ３４への駆動電流は減少または排除され、補正電流ΔＩ１も同様に減少または排除される。

迂回トランジスタＭＮ８は、電流Ｉ１（したがって補正電流ΔＩ１）をゼロまで減少させるようにサイズ決めされることが好ましい。例えば、バイアス電流源３０は１８０μＡを出力し、補正信号発生回路電流源３２は１０μＡを出力する（即ち、Ｉ１は１０μＡ）と仮定しよう。ＶｃｍがＶｔｈよりも高いとき、ＭＰ３は１８０μＡを電流ミラートランジスタＭＮ３側にステアリングする。Ｉ１（そしてΔＩ１）をゼロまで減少させるためには、ＭＮ８は、少なくとも１０μＡを流す必要がある。これを実現するには、ＭＮ８およびＭＮ３は、少なくとも１対１８の比を有する電流ミラーを形成する必要がある。

演算増幅器は、正の補正信号ΔＩ１またはΔＩ２が印加されることにより正のＶｏｓを減少させるようになっている「正」のトリム入力としてのトリム入力ＴＲＩＭ１と、正の補正信号ΔＩ１またはΔＩ２が印加されることにより負のＶｏｓを減少させるようになっている「負」のトリム入力としてのトリム入力ＴＲＩＭ２とで構成されていることが好ましい。あるいは、ＤＡＣ３４および３６はそれぞれ正または負の補正信号を出力するように設計されても良い。この場合、トリム入力は１つだけでよく、ΔＩ１およびΔΙ２の両方がそこに接続される。

本発明の演算増幅器が、電界効果トランジスタ（ＦＥＴ）のみで実施されたものを例示したが、本発明は、いくらかの、または全トランジスタがバイポーラ型で実施されても同様に適用可能であることに注意されたい。

図３に示す実施は、本発明を実施するための１つの可能な方法に過ぎないことにも注意されたい。確実に、ＶｃｍがＶｔｈよりも低いときにのみΔＩ１を発生させ、ＶｃｍがＶｔｈよりも高いときにのみΔＩ２を発生させるための、いくつかの仕組みが使用できよう。また、本発明は、他の負荷接続形態で実施することも可能である。図１〜３に示す負荷段１４の実施は、代表的なものに過ぎない。

図３に示す実施は、１段式演算増幅器であっても、多段式演算増幅器の第一段目であっても良い。
本発明の特定の実施の形態を例示し、かつ記述したが、当業者は多くの変形およびこれに代わる実施の形態を想起するであろう。
したがって、本発明は、付属の請求項に関してのみ限定されることが意図されている。

Ｖｏｓトリム入力を有する既知の演算増幅器の回路図である。 本発明による高／低同相モード入力電圧のための独立入力オフセット補正機能付演算増幅器の基本原理を示す構成図および回路図である。 本発明による高／低同相モード入力電圧のための独立入力オフセット補正機能付演算増幅器の好ましい実施の形態の回路図である。

Claims (5)

1. 入力オフセット電圧を有し、かつ、閾電圧Ｖｔｈよりも高いまたは閾電圧Ｖｔｈよりも低い同相モード入力電圧のための独立入力オフセット補正機能を有する演算増幅器であって、
   入力段であって、
   同相モード入力電圧Ｖｃｍを有する差動入力信号を受け取り、前記差動入力信号に応答して変化する第一の差動出力電流を発生するように接続された第一の差動トランジスタ対（ＭＰ１、ＭＰ２）であって、前記第一の差動トランジスタ対の各トランジスタが、制御入力ならびに第一および第二の電流端子を備えた第一の極性のトランジスタであり、かつ、前記第一の差動トランジスタ対の前記第二の電流端子が共に第一の同相モード結節点（２０）に接続された、第一の差動トランジスタ対（ＭＰ１、ＭＰ２）と、
   前記差動入力信号を受け取り、前記差動入力信号に応答して変化する第二の差動出力電流を発生するように接続され第二の差動トランジスタ対（ＭＮ１、ＭＮ２）であって、前記第二の差動トランジスタ対の各トランジスタが、制御入力ならびに第一および第二の電流端子を備え、前記第一の極性とは逆極性の第二の極性をもつトランジスタであり、かつ、前記第二の差動トランジスタ対の前記第二の電流端子が共に第二の同相モード結節点（２２）に接続された、第二の差動トランジスタ対（ＭＮ１、ＭＮ２）と、
   前記差動入力信号の前記同相モード電圧Ｖｃｍが前記閾電圧Ｖｔｈよりも低いときに、前記第一の差動トランジスタ対に前記第一の同相モード結節点でバイアス電流Ｉｔａｉｌを供給し、ＶｃｍがＶｔｈよりも高いときに、前記第二の差動トランジスタ対に前記第二の同相モード結節点でＩｔａｉｌを供給するステアリング回路（２４）であって、
   前記第一の同相モード結節点にＩｔａｉｌを供給するように接続された電流源（３０）と、
   制御入力ならびに第一および第二の電流端子を備え、前記第二の電流端子が前記第一の同相モード結節点に接続され、前記制御入力がＶｔｈに接続され、前記閾電圧に応答した電流を流す、ステアリングトランジスタ（ＭＰ３）と、
   前記ステアリングトランジスタにより流される電流のミラー電流を前記第二の同相モード結節点に流すように接続された第一の電流ミラー（ＭＮ３、ＭＮ４）と、
   を備えたステアリング回路と、
   を含む入力段と、
   前記第一および第二の差動出力電流により変化する出力電流（Ｉｏｕｔ）を発生するように構成され、少なくとも１つのトリム入力（ＴＲＩＭ１、ＴＲＩＭ２）を含み、前記少なくとも１つのトリム入力に印加される１つまたは複数の補正信号により前記演算増幅器の入力オフセット電圧を変化させるように更に構成された、負荷段（１４）と、
   ＶｃｍがＶｔｈよりも低いときのみ前記少なくとも１つのトリム入力に、補正信号（ΔＩ１）のうちのいずれかの補正信号である第一の補正信号を供給するように構成された、第一の補正信号発生回路（２６）と、
   ＶｃｍがＶｔｈよりも高いときのみ前記少なくとも１つのトリム入力に、補正信号（ΔＩ２）のうちのいずれかの補正信号である第二の補正信号を供給するように構成された、第二の補正信号発生回路（２８）とを備え、
   前記第一の補正信号発生回路が第一のバイアス電流（Ｉ１）を受け取り、前記第一のバイアス電流に応答して前記第一の補正信号を発生し、ＶｃｍがＶｔｈよりも高いときに前記第一のバイアス電流を前記第一の補正信号発生回路より迂回させ、前記第一の補正信号をゼロまで減少させる迂回回路（ＭＮ８）を更に備えた
   演算増幅器。
2. 前記第二の補正信号発生回路が前記ステアリングトランジスタにより流される電流に応答して変化する電流（Ｉ２）を受け取り、ＶｃｍがＶｔｈよりも高いときのみ前記第二の補正信号を発生する、請求項１に記載の演算増幅器。
3. 前記第一の補正信号発生回路が、
   第一のバイアス電流（Ｉ１）を発生する定電流源（３２）と、
   第一のデジタル／アナログ変換器（ＤＡＣ）（３４）であって、該第一のデジタル／アナログ変換器の基準電流入力に供給される電流に応答して前記第一の補正信号を発生する第一のデジタル／アナログ変換器（ＤＡＣ）（３４）と、
   前記第一のバイアス電流を受け取り、前記第一のバイアス電流を前記ＤＡＣの前記基準電流入力にミラー電流として流す、第二の電流ミラー（ＭＮ５、ＭＮ６）と、
   を備えた第一の補正信号発生回路であって、
   前記第二の補正信号発生回路が、
   第二のデジタル／アナログ変換器（ＤＡＣ）（３６）であって、該第二のデジタル／アナログ変換器の基準電流入力に供給される電流（Ｉ２）に応答して前記第二の補正信号を発生する第二のデジタル／アナログ変換器（ＤＡＣ）（３６）と、
   前記ステアリングトランジスタにより流される前記電流のミラー電流を前記第二のＤＡＣに流すように接続されたトランジスタ（ＭＮ７）と、
   を備えた第二の補正信号発生回路であって、
   前記演算増幅器がさらに、前記定電流源の出力に接続され、前記ステアリングトランジスタが流す前記電流のミラー電流を流して、ＶｃｍがＶｔｈよりも高いときに、前記第一のバイアス電流を前記第二の電流ミラーより迂回させるように構成された迂回トランジスタ（ＭＮ８）を備えた、請求項１に記載の演算増幅器。
4. 前記迂回トランジスタは、ＶｃｍがＶｔｈよりも高いときに前記第一のバイアス電流の全てを前記第二の電流ミラーより迂回させ、それにより、前記第一の補正信号をゼロまで減少させるようにサイズ決めされる、請求項３に記載の演算増幅器。
5. 前記負荷段が折り返し型カスコード段である、請求項１に記載の演算増幅器。