TWI401888B - 振盪器電路及閘式振盪器之校準方法 - Google Patents

振盪器電路及閘式振盪器之校準方法 Download PDF

Info

Publication number
TWI401888B
TWI401888B TW099100049A TW99100049A TWI401888B TW I401888 B TWI401888 B TW I401888B TW 099100049 A TW099100049 A TW 099100049A TW 99100049 A TW99100049 A TW 99100049A TW I401888 B TWI401888 B TW I401888B
Authority
TW
Taiwan
Prior art keywords
clock signal
oscillator
signal
gate
clock
Prior art date
Application number
TW099100049A
Other languages
English (en)
Other versions
TW201029329A (en
Inventor
Che Fu Liang
Sy Chyuan Hwu
Yu Hsuan Tu
Original Assignee
Mediatek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mediatek Inc filed Critical Mediatek Inc
Publication of TW201029329A publication Critical patent/TW201029329A/zh
Application granted granted Critical
Publication of TWI401888B publication Critical patent/TWI401888B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H04L7/0276—Self-sustaining, e.g. by tuned delay line and a feedback path to a logical gate

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

振盪器電路及閘式振盪器之校準方法
本發明涉及校準技術，尤其涉及振盪器電路及閘式振盪器之校準方法。
因為閘式振盪器(gated oscillator)可對輸入訊號執行即時相位重對準(instantaneous phase realignment)，最近其需求有較大增長。閘式振盪器之應用包含突發式時脈與資料恢復(Burst Mode Clock and Data Recovery，以下簡稱為BMCDR)、低雜訊時脈產生(low-noise clock generation)等。BMCDR電路係為自格式化資料突發中同步(synchronize)或恢復時間資訊之電路或者電路元件，其中，格式化資料係應用(applied)或者輸入至時脈與資料恢復(Clock and Data Recovery，CDR)電路。然而，閘式振盪器之一不利點(drawback)為：閘式振盪器與輸入訊號之間之固有頻率偏移量(inherent frequency offset)導致位元錯誤率(Bit Error Rate，以下簡稱為BER)惡化或不希望之邊頻(spur)。依先前技術，可使用帶複製(replica)閘式振盪器之相位鎖定迴路(Phase Locked Loop，PLL)以追蹤晶載(on-chip)製程、電壓及溫度(Process,Voltage and Temperature，PVT)之變化。然而，此方式需要額外之用於複製之電路面積，且難免會發生閘式振盪器與複製之間之失配(mismatch)。
依先前技術之另一方法，包含本地參考頻率(local reference frequency)以校準閘式振盪器與輸入訊號之間之頻率偏移量。然而，本地參考時脈與輸入資料率之間之失配依然存在，這意味著需要高精度本地時脈源，而高精度本地時脈源會造成電路成本大幅增加。因此，業界強烈需要有效之背景校準技術(background calibration technique)。
有鑒於此，本發明特提供振盪器電路及閘式振盪器之校準方法。
於本發明之一實施例中，提供一種振盪器電路，包含閘式振盪器以及校準電路。閘式振盪器用於根據控制訊號產生振盪器訊號，其中閘式振盪器更接收閘控訊號以使振盪器訊號之邊沿與閘控訊號之邊沿對準。校準電路耦接至閘式振盪器，用於接收第一時脈訊號與第二時脈訊號，根據第一時脈訊號與第二時脈訊號偵測閘式振盪器之對準操作，並根據已偵測之對準操作產生控制訊號。
於本發明之另一實施例中，提供一種振盪器電路，包含閘式振盪器以及校準電路。閘式振盪器用於根據控制訊號產生振盪器訊號。校準電路，耦接至閘式振盪器，用於接收第一時脈訊號與第二時脈訊號，根據第一時脈訊號與第二時脈訊號偵測振盪器訊號之頻率或者週期之變化，並根據已偵測之變化產生控制訊號，其中第一時脈訊號與第二時脈訊號至少其中之一自振盪器訊號取得，且第二時脈訊號為第一時脈訊號之延遲形式。
於本發明之又一實施例中，提供一種閘式振盪器之校準方法，包含：根據由閘式振盪器產生之振盪器訊號之多個相位偵測閘式振盪器之對準操作；以及根據已偵測之對準操作產生控制訊號以調整閘式振盪器。
於本發明之又一實施例中，提供一種閘式振盪器之校準方法，包含：根據控制訊號產生振盪器訊號；接收第一時脈訊號與第二時脈訊號，並根據第一時脈訊號與第二時脈訊號偵測振盪器訊號之頻率或者週期之變化；以及根據已偵測之變化產生控制訊號；其中第一時脈訊號與第二時脈訊號至少其中之一係自振盪器訊號取得，且第二時脈訊號為第一時脈訊號之延遲形式。
於本發明之又一實施例中，提供一種振盪器電路，包含閘式振盪器以及校準電路。閘式振盪器用於根據控制訊號執行操作。校準電路，耦接至閘式振盪器，用於自閘式振盪器接收第一時脈訊號與第二時脈訊號，並根據第一時脈訊號與第二時脈訊號產生控制訊號。
於本發明之又一實施例中，提供一種振盪器電路，包含閘式振盪器以及校準電路。閘式振盪器用於根據控制訊號執行操作。校準電路，耦接至閘式振盪器，用於自閘式振盪器接收第一時脈訊號且另接收與第二時脈訊號，並根據第一時脈訊號與第二時脈訊號產生控制訊號，其中第一時脈訊號接收自閘式振盪器，且第二時脈訊號為第一時脈訊號之延遲形式。
於本發明之又一實施例中，提供一種閘式振盪器之校準方法，包含：根據控制訊號控制閘式振盪器之操作；以及自閘式振盪器接收第一時脈訊號與第二時脈訊號，並根據第一時脈訊號與第二時脈訊號產生控制訊號。
於本發明之又一實施例中，提供一種閘式振盪器之校準方法，包含：根據控制訊號控制閘式振盪器之操作；以及接收第一時脈訊號與第二時脈訊號，並根據第一時脈訊號與第二時脈訊號產生控制訊號，其中第一時脈訊號接收自該閘式振盪器，且第二時脈訊號為第一時脈訊號之延遲形式。
藉由本發明所提供之振盪器電路及閘式振盪器之校準方法，改善振盪器之BER與抖動(jitter)性能。與先前技術之校準方法相比較，於本發明之校準機制(mechanism)中不必需要複製振盪器與本地參考時脈，可得到減小電路面積與產品成本之效果且具有更高精度。
為使本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。應注意，以下所述實施例僅用以例示本發明之目的，其並非本發明之限制。本發明之權利範圍應以申請專利範圍為準。
第1A圖顯示根據本發明之一實施例之閘式振盪器101之示意圖。第1B圖顯示根據本發明之一實施例之具有目標頻率之目標時脈訊號、振盪器時脈訊號與閘控訊號(gating signal)之時序圖(timing diagram)。如第1B圖所示，振盪器具有與目標頻率並不相同之共振頻率或者自由振盪頻率(free-run frequency)。為使振盪器時脈之平均頻率(average frequency)接近目標頻率，使用波形(waveform)相應於目標時脈訊號之閘控訊號。於t1時刻，閘控訊號之脈衝輸入至振盪器，閘控訊號迫使振盪器時脈訊號與閘控訊號對準(例如，將振盪器時脈訊號之邊沿與閘控訊號之邊沿對準)。然而，由於振盪器自由振盪頻率與目標頻率之間之固有頻率偏移，振盪器時脈訊號可能會逐漸偏離，導致振盪器時脈訊號之時脈邊沿偏離目標時脈訊號之時脈邊沿。為校正該頻率偏移，於t2時刻，閘控訊號之另一脈衝輸入至振盪器以使振盪器時脈訊號與閘控訊號重對準，以保持振盪器時脈訊號之平均頻率等於目標頻率。這種振盪器被稱為閘式振盪器。每當有資料傳輸時，可產生閘控訊號。然而，對準操作導致輸出抖動與BER惡化。為提高性能，第2圖顯示根據本發明之一實施例之可降低對準操作導致之影響之振盪器電路之示意圖。
振盪器電路200包含閘式振盪器201與校準電路202。根據本發明之實施例，閘式振盪器201可為閘式電壓控制振盪器(Gated Voltage Controlled Oscillator，以下簡稱為GVCO)、閘式電流控制振盪器(Gated Current Controlled Oscillator，以下簡稱為GICO)、閘式數位控制振盪器(Gated Digital Controlled Oscillator，以下簡稱為GDCO)等。閘式振盪器201以共振頻率產生振盪器訊號，其中共振頻率可根據控制訊號Sctrl 進行調整。閘式振盪器201更接收閘控訊號SG 以將振盪器訊號之邊沿與閘控訊號之邊沿對準。校準電路202偵測閘式振盪器201或振盪器時脈訊號之特性(behavior)，並決定閘式振盪器201之共振頻率是否需要調整。例如，如果發生對準操作或發生振盪器時脈訊號之週期/頻率之瞬時變化，校準電路202產生控制訊號Sctrl 以降低共振頻率與目標頻率之間之頻率偏移量(通常地，目標頻率相應於輸入資料率或輸入資料頻率之倍數)。當頻率偏移量變小，對準操作引起之振盪器時脈訊號之干擾(disturbance)變小，因此，輸出抖動性能可得到改善。
根據本發明之一實施例，校準電路202根據振盪器訊號之一個或多個相位偵測對準操作或振盪器時脈訊號週期/頻率之瞬時變化。請參考第3圖，第3圖顯示根據本發明之一實施例之振盪器電路300之方塊圖。校準電路302包含監視器303(監視器303可實施為時間至數位轉換器或相位偵測器)及回饋控制器304。監視器303接收第一時脈訊號CK1與第二時脈訊號CK2。根據本發明之一實施例，第一時脈訊號CK1自閘式振盪器301取得，第二時脈訊號CK2係為第一時脈訊號CK1之延遲形式。例如，第一時脈訊號CK1可為自閘式振盪器301之輸出節點之輸出訊號，或者藉由修改或處理自閘式振盪器301之輸出節點之輸出訊號而產生之訊號。第二時脈訊號CK2可為延遲單元305之輸出訊號，其中，延遲單元305接收第一時脈訊號CK1。延遲單元305可實施為延遲元件(delay cell)、延遲線(delay line)或任何其他可產生延遲之電路。監視器303偵測第一時脈訊號CK1與第二時脈訊號CK2之相位或者第一時脈訊號CK1與第二時脈訊號CK2之間之相位差(phase difference)，並根據偵測結果產生指示訊號(indication signal)SInd 。偵測結果指示閘式振盪器與輸入資料之間之正頻率偏移量或負頻率偏移量(即閘式振盪器之共振頻率高於還是低於目標頻率)，且指示訊號SInd 對應地調整共振頻率。作為選擇地，監視器303可根據第二時脈訊號CK2取樣第一時脈訊號CK1或根據第一時脈訊號CK1取樣第二時脈訊號CK2，以偵測閘式振盪器與輸入資料之間之正頻率偏移量或負頻率偏移量，並據此產生指示訊號SInd 。詳細說明於後續段落予以描述。回饋控制器304接收指示訊號SInd 並根據指示訊號SInd 產生控制訊號Sctrl 。閘式振盪器301更調整其共振頻率，例如根據回饋控制訊號Sctrl ，透過調整每一振盪節點上之變電容器(varactor)以校準頻率偏移量。應可注意，儘管第3圖所示之閘式振盪器301係為反及型(NAND-type)GVCO，然而本發明並不僅限於此。熟悉此項技藝者應可了解，閘式振盪器301可為與本發明之實施例描述之閘式振盪器執行大體相同之功能或達到大體相同之效果之任何類型之閘式振盪器。當閘式振盪器301為電壓控制時，控制訊號係為電壓形式；當閘式振盪器301為電流控制時，控制訊號係為電流形式；當閘式振盪器301為數位控制時，控制訊號係為數位形式。此外，儘管於本實施例中回饋控制器304將指示訊號SInd 轉換為控制訊號Sctrl ，於其他實施例中，如果指示訊號SInd 可直接用作控制訊號Sctrl ，回饋控制器304可省略，或者回饋控制器304可整合於閘式振盪器301中。
請參考第6A圖與第6B圖，第6A圖與第6B圖係為監視器303根據第一時脈訊號CK1與第二時脈訊號CK2偵測對準操作之一實例之示意圖。如第6A圖與第6B圖所示，根據第二時脈訊號CK2取樣第一時脈訊號CK1。因為第一時脈訊號CK1與第二時脈訊號CK2之間存在預設延遲(時間差)，引起邊沿移動其位置之對準操作首先在第一時脈訊號CK1上被觀察到，然後於預設時間延遲之後在第二時脈訊號CK2上被觀察到，其中，於本實施例中，預設延遲為180°。因此，於某一段時期之內，第一時脈訊號CK1已重對準而第二時脈訊號CK2尚未重對準。當監視器303偵測第一時脈訊號CK1之當前取樣值(currently sampled value)與期望值(expected value)不同時，監視器303根據取樣值之轉換(transition)產生指示訊號以調整共振頻率，其中，期望值可例如為先前取樣值(previous sampled value)。例如，於第6A圖中，對準操作發生於T1時刻，且第一時脈訊號CK1之邊沿被延後(lagged)。監視器303取樣值‘0’，意味著閘式振盪器之共振頻率快於目標頻率，監視器303產生指示訊號以減小共振頻率。於另一方面，如第6B圖所示，如果發生於T2時刻之對準操作使得第一時脈訊號CK1之邊沿超前時，則將取樣值‘1’，監視器303產生指示訊號以增大共振頻率。可指定較小取樣偏移量以避免亞穩定性(metastability)。
根據本發明之另一實施例，根據第一時脈訊號CK1相對於第二時脈訊號CK2之間之相位差之變化亦可偵測閘式振盪器301之對準操作。因為第一時脈訊號CK1與第二時脈訊號CK2之間具有預設相位差，故當第一時脈訊號CK1與第二時脈訊號CK2之間之當前相位差已偏離預設相位差時，可偵測出閘式振盪器301之對準操作。例如，假設第一時脈訊號CK1與第二時脈訊號CK2之間之預設相位差為180°。當監視器503偵測到第一時脈訊號CK1相對於第二時脈訊號CK2之附加相位超前時，例如，當前相位差變為120°，監視器503產生指示訊號SInd 以增加共振頻率。於另一方面，當監視器503偵測到第一時脈訊號CK1相對於第二時脈訊號CK2之附加相位延後時，例如，當前相位差變為240°，監視器503產生指示訊號SInd 以減小共振頻率。
第4圖顯示根據本發明之另一實施例之振盪器電路400之方塊圖。根據本發明之本實施例，校準電路402包含監視器403與回饋控制器404。監視器403接收第一時脈訊號CK1與第二時脈訊號CK2。與第3圖所示之實施例相比，於本實施例中，第一時脈訊號CK1與第二時脈訊號CK2係由閘式振盪器401之兩個不同之節點取得，且第二時脈訊號CK2係為第一時脈訊號CK1之延遲形式。藉由閘式振盪器401之固有延遲而產生第一時脈訊號CK1與第二時脈訊號CK2之間之延遲。例如，第一時脈訊號CK1與第二時脈訊號CK2可為自閘式振盪器301之輸出節點之輸出訊號，或者藉由修改或處理自閘式振盪器301之輸出節點之輸出訊號而產生之訊號，其中第一時脈訊號CK1與第二時脈訊號CK2之間存在預設時間差。監視器403偵測第一時脈訊號CK1與第二時脈訊號CK2之相位或者二者之間相位差，並根據偵測結果產生指示訊號SIND 。回饋控制器404接收指示訊號SIND 並根據指示訊號SIND 產生控制訊號Sctrl 。閘式振盪器401更調整其共振頻率，例如藉由根據回饋控制訊號Sctrl 調整每一振盪節點上之變電容器以較準頻率偏移量。應可注意，儘管第4圖所示之閘式振盪器401係為GVCO，本發明並不僅限於此。熟悉此項技藝者應可了解，閘式振盪器401可為與本發明之實施例描述之閘式振盪器執行大體相同之功能或達到大體相同之效果之任何類型之閘式振盪器。類似地，如果指示訊號SInd 可直接用作控制訊號Sctrl ，回饋控制器404可省略，或者回饋控制器404可整合於閘式振盪器401中。
第5圖顯示根據本發明之一實施例之具有提出之校準技術之BMCRD電路之示意圖。BMCDR 500包含閘式振盪器501與邊沿偵測器506，即時地將閘式振盪器501之邊沿與輸入資料之邊沿對準。每當有資料轉移時，邊沿偵測器506產生T/2之脈衝，其中，T相應於一個位元週期。D型正反器(D Flip-Flop，以下簡稱為DFF)508自閘式振盪器501接收恢復時脈(recovered clock)並根據恢復時脈自輸入資料中恢復資料。根據本發明之實施例，校準電路502可包含監視器503、計數器504與轉換器505。監視器503自閘式振盪器501之兩個不同之節點接收第一時脈訊號CK1與第二時脈訊號CK2，其中第二時脈訊號CK2係為第一時脈訊號CK1之延遲形式。例如，第一時脈訊號CK1與第二時脈訊號CK2之間之預設延遲可為180°。應可注意，第二時脈訊號CK2亦可自如第3圖所示之延遲單元得到，且本發明並不僅限於此。應可注意，儘管如第5圖所示之閘式振盪器501係為GVCO，然而本發明並不僅限於此。
根據本發明之一實施例，監視器503根據第二時脈訊號CK2取樣第一時脈訊號CK1及/或根據第一時脈訊號CK1取樣第二時脈訊號CK2以偵測對準操作。例如，每當有資料轉移時，於一個閘延遲(gate delay)後，於輸出第一時脈訊號CK1之節點發生相位對準/重對準。然後，延遲T/2之後，於輸出第二時脈訊號CK2之節點發生相位對準/重對準。監視器503根據已偵測之對準操作產生指示訊號SInd 。計數器504與轉換器505共同提供與上述回饋控制器大體相同之功能。例如，指示訊號SInd 可包含相應於已偵測之對準操作之可變數位值。當偵測到正向或負向對準操作時，數位值可為‘1’或‘0’。計數器504保持計數值，且轉換器505將所述計數值轉換為控制訊號SCtrl ，以調整閘式振盪器501之共振頻率。於一實施例中，轉換器505實施為數位至類比轉換器(digital-to-analog converter，DAC)，用於將數位計數值轉換為類比控制電壓或控制電流。以此方式，降低閘式振盪器501與輸入資料率之間之頻率偏移量，因此，降低BMCDR 500之BER或輸出抖動。BMCDR 500可設計為不使用本地參考時脈或複製振盪器，且可被背景校準。此外，當如第5圖所示之輸入資料被替換為週期性交換訊號(periodical switching signal)時(也即，當邊沿偵測器506根據週期性交換訊號產生閘控訊號SG 時)，BMCDR 500可用作時脈產生器。
根據本發明之實施例，監視器可為相位偵測器，例如相位重對準偵測器、二分式相位偵測器(bang-bang phase detector)或者與本發明之實施例描述之監視器執行大體相同之功能或達到大體相同之效果之任何類型之監視器。應可注意，當監視器能夠偵測相位差/頻率偏移量之數量而非決定相位差/頻率偏移量之極性(例如正或者負)時，可省略計數器。第7圖顯示根據本發明之一實施例之範例相位重對準偵測器之示意圖。相位重對準偵測器700可包含兩組DFF，DFF 701與DFF 702。DFF 701由時脈訊號CK2_A時控且取樣時脈訊號CK1_A，其中時脈訊號CK1_A與時脈訊號CK2_A分別為第一時脈訊號CK1與第二時脈訊號CK2之反轉形式。引入DFF 701以偵測振盪器訊號之速率(共振頻率)是否慢於輸入資料率(以訊號SLOW表示)。於另一方面，DFF 702由時脈訊號CK1_B時控且取樣時脈訊號CK2_B，其中時脈訊號CK1_B與時脈訊號CK2_B分別為時脈訊號CK1_A與時脈訊號CK2_A之反轉形式。引入DFF 702以偵測振盪器訊號之速率(共振頻率)是否快於輸入資料率(以訊號FAST表示)。應可注意，根據本發明之一實施例，可指定較小取樣偏移量以取樣相位重對準偵測器700中之DFF以避免亞不穩定問題且本發明並不僅限於此。
根據本發明之實施例，提出用於閘式振盪器之背景校準技術。此方式降低或消除閘式振盪器與輸入資料/參考時脈之間之頻率偏移量以降低BER或輸出抖動。本發明之實施例展示了對於231 -1偽隨機二進位序列(Pseudo Random Binary Sequence，PRBS)之無誤操作(error-free operation)，並可容忍多於253個連續相同數位(Consecutive Identical Digits，CID)。
以上所述僅為本發明之較佳實施例，舉凡熟悉本案之人士援根據本發明之精神所做之等效變化與修飾，皆應涵蓋於後附之申請專利範圍內。
101、201、301、401、501．．．閘式振盪器
200、300、400．．．振盪器電路
202、302、402、502．．．校準電路
303、403、503．．．監視器
304、404．．．回饋控制器
305．．．延遲單元
500．．．BMCDR
504．．．計數器
505．．．轉換器
506．．．邊沿偵測器
508、701、702．．．DFF
700．．．相位重對準偵測器
第1A圖顯示根據本發明之一實施例之閘式振盪器之示意圖。
第1B圖顯示根據本發明之一實施例之具有目標頻率之目標時脈訊號、振盪器時脈訊號與閘控訊號之時序圖。
第2圖顯示根據本發明之一實施例之可降低對準操作導致之效應之振盪器電路示意圖。
第3圖顯示根據本發明之一實施例之振盪器電路之方塊圖。
第4圖顯示根據本發明之另一實施例之振盪器電路之方塊圖。
第5圖顯示根據本發明之一實施例之具有預先校準技術之BMCRD電路之示意圖。
第6A圖與第6B圖係為監視器根據第一時脈訊號與第二時脈訊號偵測對準操作之一實例之示意圖。
第7圖顯示根據本發明之一實施例之範例相位重對準偵測器之示意圖。
200．．．振盪器電路
201．．．閘式振盪器
202．．．校準電路

Claims (21)

  1. 一種振盪器電路，包含：一閘式振盪器，用於根據一控制訊號產生一振盪器訊號，其中該閘式振盪器更接收一閘控訊號以使該振盪器訊號之邊沿與該閘控訊號之邊沿對準；以及一校準電路，耦接至該閘式振盪器，用於接收一第一時脈訊號與一第二時脈訊號，根據該第一時脈訊號與該第二時脈訊號偵測該閘式振盪器之一對準操作，並根據該已偵測之對準操作產生該控制訊號，其中該第二時脈訊號為該閘式振盪器之外的一延遲單元產生之該第一時脈訊號之一延遲形式。
  2. 如申請專利範圍第1項所述之振盪器電路，其中，該校準電路更包含：一監視器，用於接收該第一時脈訊號與該第二時脈訊號，根據該第一時脈訊號與該第二時脈訊號偵測該對準操作，並根據該已偵測之對準操作產生一指示訊號；以及一回饋控制器，用於接收該指示訊號並根據該指示訊號產生該控制訊號。
  3. 如申請專利範圍第1項所述之振盪器電路，其中，該校準電路藉由根據該第二時脈訊號取樣該第一時脈訊號以偵測該對準操作。
  4. 如申請專利範圍第3項所述之振盪器電路，其中該校準電路更根據該第一時脈訊號取樣該第二時脈訊號。
  5. 如申請專利範圍第3項所述之振盪器電路，其中當一取樣值不同于一期望值時，該校準電路產生該控制訊號。
  6. 如申請專利範圍第1項所述之振盪器電路，其中該第一時脈訊號與該第二時脈訊號具有一預設相位差，且當偵測到該第一時脈訊號與該第二時脈訊號之間之一當前相位差偏離該預設相位差時，該校準電路產生該控制訊號以調整該閘式振盪器之一共振頻率。
  7. 如申請專利範圍第1項所述之振盪器電路，其中該第一時脈訊號與該第二時脈訊號至少其中之一係自該閘式振盪器取得。
  8. 如申請專利範圍第1項所述之振盪器電路，其中該第一時脈訊號與該第二時脈訊號係自該閘式振盪器之兩個不同之節點取得。
  9. 一種振盪器電路，包含：一閘式振盪器，用於根據一控制訊號產生一振盪器訊號；以及一校準電路，耦接至該閘式振盪器，用於接收一第一時脈訊號與一第二時脈訊號，根據該第一時脈訊號與該第二時脈訊號偵測該振盪器訊號之頻率或者週期之一變化，並根據該已偵測之變化產生該控制訊號，其中該第一時脈訊號與該第二時脈訊號至少其中之一係自該振盪器訊號取得，且該第二時脈訊號為該閘式振盪器之外的一延遲單元產生之該第一時脈訊號之一延遲形式。
  10. 如申請專利範圍第9項所述之振盪器電路，其中該校準電路藉由根據該第二時脈訊號取樣該第一時脈訊號或者根據該第一時脈訊號取樣該第二時脈訊號而偵測該變化。
  11. 如申請專利範圍第9項所述之振盪器電路，其中該第二時脈訊號藉由至少一延遲單元以根據一預設時間差延遲該第一時脈訊號而產生。
  12. 如申請專利範圍第9項所述之振盪器電路，其中當該校準電路偵測到該第一時脈訊號相對於該第二時脈訊號之一附加相位超前之發生時，該校準電路產生該控制訊號以增加該共振頻率，且其中當該校準電路偵測到該第一時脈訊號相對於該第二時脈訊號之一附加相位延後之發生時，該校準電路產生該控制訊號以減小該共振頻率。
  13. 如申請專利範圍第9項所述之振盪器電路，其中，該校準電路包含：一監視器，用於根據該第一時脈訊號與該第二時脈訊號偵測該振盪器訊號之該變化，並根據該已偵測之變化產生一指示訊號；一計數器，用於接收該指示訊號並由此保持一計數值；以及一轉換器，用於將該計數值轉換為該控制訊號。
  14. 一種閘式振盪器之校準方法，包含：接收一第一時脈訊號與一第二時脈訊號，根據該第一時脈訊號與該第二時脈訊號偵測該閘式振盪器之一對準操作；以及根據該已偵測之對準操作產生一控制訊號以調整該閘式振盪器，其中該第二時脈訊號為該閘式振盪器之外的一延遲單元產生之該第一時脈訊號之一延遲形式。
  15. 如申請專利範圍第14項所述之閘式振盪器之校準 方法，更包含：根據該第二時脈訊號取樣該第一時脈訊號；偵測該第一時脈訊號之一取樣值是否與一期望值不同；以及根據該偵測結果產生該控制訊號。
  16. 如申請專利範圍第15項所述之閘式振盪器之校準方法，更包含：根據該第一時脈訊號取樣該第二時脈訊號；偵測該第二時脈訊號之一取樣值是否與一期望值不同；以及根據該偵測結果產生該控制訊號。
  17. 一種閘式振盪器之校準方法，包含：根據一控制訊號產生一振盪器訊號；接收一第一時脈訊號與一第二時脈訊號，並根據該第一時脈訊號與該第二時脈訊號偵測該振盪器訊號之頻率或者週期之一變化；以及根據該已偵測之變化產生該控制訊號；其中該第一時脈訊號與該第二時脈訊號至少其中之一係自該振盪器訊號取得，且該第二時脈訊號為該閘式振盪器之外的一延遲單元產生之該第一時脈訊號之一延遲形式。
  18. 一種振盪器電路，包含：一閘式振盪器，用於根據一控制訊號操作；以及一校準電路，耦接至該閘式振盪器，用於自該閘式振盪器接收一第一時脈訊號與一第二時脈訊號，並根據該第 一時脈訊號與該第二時脈訊號產生該控制訊號，其中該第二時脈訊號為該閘式振盪器之外的一延遲單元產生之該第一時脈訊號之一延遲形式。
  19. 一種振盪器電路，包含：一閘式振盪器，用於根據一控制訊號操作；以及一校準電路，耦接至該閘式振盪器，用於接收一第一時脈訊號與一第二時脈訊號，並根據該第一時脈訊號與該第二時脈訊號產生該控制訊號，其中該第一時脈訊號接收自該閘式振盪器，且該第二時脈訊號為該閘式振盪器之外的一延遲單元產生之該第一時脈訊號之一延遲形式。
  20. 一種閘式振盪器之校準方法，包含：根據一控制訊號控制該閘式振盪器之操作；以及自該閘式振盪器接收一第一時脈訊號與一第二時脈訊號，並根據該第一時脈訊號與該第二時脈訊號產生該控制訊號，其中該第二時脈訊號為該閘式振盪器之外的一延遲單元產生之該第一時脈訊號之一延遲形式。
  21. 一種閘式振盪器之校準方法，包含：根據一控制訊號控制該閘式振盪器之操作；以及接收一第一時脈訊號與一第二時脈訊號，並根據該第一時脈訊號與該第二時脈訊號產生該控制訊號，其中該第一時脈訊號接收自該閘式振盪器，且該第二時脈訊號為該閘式振盪器之外的一延遲單元產生之該第一時脈訊號之一延遲形式。
TW099100049A 2009-01-20 2010-01-05 振盪器電路及閘式振盪器之校準方法 TWI401888B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14576509P 2009-01-20 2009-01-20
US12/512,247 US8258830B2 (en) 2009-01-20 2009-07-30 Methods for calibrating gated oscillator and oscillator circuit utilizing the same

Publications (2)

Publication Number Publication Date
TW201029329A TW201029329A (en) 2010-08-01
TWI401888B true TWI401888B (zh) 2013-07-11

Family

ID=42336456

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099100049A TWI401888B (zh) 2009-01-20 2010-01-05 振盪器電路及閘式振盪器之校準方法

Country Status (4)

Country Link
US (1) US8258830B2 (zh)
JP (1) JP5093216B2 (zh)
CN (1) CN101795125B (zh)
TW (1) TWI401888B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8898511B2 (en) 2010-06-24 2014-11-25 International Business Machines Corporation Homogeneous recovery in a redundant memory system
US8631271B2 (en) * 2010-06-24 2014-01-14 International Business Machines Corporation Heterogeneous recovery in a redundant memory system
US8643409B2 (en) 2011-07-01 2014-02-04 Rambus Inc. Wide-range clock multiplier
US8941420B2 (en) 2011-07-01 2015-01-27 Rambus Inc. Low-latency, frequency-agile clock multiplier
TWI495318B (zh) * 2012-08-30 2015-08-01 Realtek Semiconductor Corp 時脈與資料回復電路以及時脈與資料回復方法
WO2014109964A1 (en) 2013-01-08 2014-07-17 Rambus Inc. Integrated circuit comprising circuitry to determine settings for an injection-locked oscillator
JP6032082B2 (ja) * 2013-03-25 2016-11-24 富士通株式会社 受信回路及び半導体集積回路
CN104518839B (zh) * 2013-09-30 2017-06-27 华为技术有限公司 频偏检测方法和装置
CA2946568C (en) 2014-04-21 2020-07-07 Aclaris Therapeutics, Inc. Peroxide formulations and methods and applicators for using the same

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3991382A (en) * 1974-06-11 1976-11-09 Sansui Electric Co., Ltd. Oscillation frequency control device for a local oscillator
US5548249A (en) * 1994-05-24 1996-08-20 Matsushita Electric Industrial Co., Ltd. Clock generator and method for generating a clock
US5636249A (en) * 1994-12-08 1997-06-03 Sgs-Thomson Microelectronics Gmbh Method of and apparatus for phase synchronization with an RDS signal
US6084483A (en) * 1999-03-10 2000-07-04 Lexar Media, Inc. Internal oscillator circuit including a ring oscillator controlled by a voltage regulator circuit
US6094105A (en) * 1998-05-29 2000-07-25 Intel Corporation Oscillator with digital frequency control
US6140880A (en) * 1998-09-24 2000-10-31 Cypress Semiconductor Corp. Circuits, architectures and methods for detecting and correcting excess oscillator frequencies
US6320437B1 (en) * 1998-10-30 2001-11-20 Mosaid Technologies, Inc. Duty cycle regulator
US6337601B1 (en) * 1999-12-08 2002-01-08 Ericsson Inc. Ring oscillator with jitter reset
US6960950B2 (en) * 2003-03-25 2005-11-01 Intel Corporation Circuit and method for generating a clock signal
US7126396B1 (en) * 2003-07-16 2006-10-24 National Semiconductor Corporation System for clock duty cycle stabilization
TW200701649A (en) * 2005-06-21 2007-01-01 Samsung Electronics Co Ltd Phase locked loop circuit and method of locking a phase
US7239210B2 (en) * 2002-01-10 2007-07-03 Fujitsu Limited Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit
US20070159938A1 (en) * 2006-01-12 2007-07-12 Yokogawa Electric Corporation Clock reproducing apparatus
US7391275B2 (en) * 2005-07-18 2008-06-24 Seiko Epson Corporation Circuits and methods for a ring oscillator with adjustable delay and/or resonator tank stage
TW200830721A (en) * 2006-10-20 2008-07-16 Silicon Motion Inc Frequency synthesizer, automatic frequency calibration circuit, and frequency calibration method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4635280A (en) * 1985-05-28 1987-01-06 Harris Corporation Bit synchronizer for decoding data
US5164966A (en) * 1991-03-07 1992-11-17 The Grass Valley Group, Inc. Nrz clock and data recovery system employing phase lock loop
JP3406439B2 (ja) * 1995-10-24 2003-05-12 株式会社アドバンテスト 可変遅延回路の遅延時間測定装置
US5815043A (en) * 1997-02-13 1998-09-29 Apple Computer, Inc. Frequency controlled ring oscillator having by passable stages
US6928128B1 (en) * 1999-05-03 2005-08-09 Rambus Inc. Clock alignment circuit having a self regulating voltage supply
JP4158465B2 (ja) * 2002-09-10 2008-10-01 日本電気株式会社 クロック再生装置、および、クロック再生装置を用いた電子機器
KR100995876B1 (ko) 2005-12-20 2010-11-23 가부시키가이샤 어드밴티스트 발진 회로, 시험 장치, 및 전자 디바이스
US20080001677A1 (en) * 2006-05-22 2008-01-03 Udi Shaked Ring oscillator clock
KR100817081B1 (ko) * 2007-01-11 2008-03-26 삼성전자주식회사 동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3991382A (en) * 1974-06-11 1976-11-09 Sansui Electric Co., Ltd. Oscillation frequency control device for a local oscillator
US5548249A (en) * 1994-05-24 1996-08-20 Matsushita Electric Industrial Co., Ltd. Clock generator and method for generating a clock
US5636249A (en) * 1994-12-08 1997-06-03 Sgs-Thomson Microelectronics Gmbh Method of and apparatus for phase synchronization with an RDS signal
US6094105A (en) * 1998-05-29 2000-07-25 Intel Corporation Oscillator with digital frequency control
US6140880A (en) * 1998-09-24 2000-10-31 Cypress Semiconductor Corp. Circuits, architectures and methods for detecting and correcting excess oscillator frequencies
US6320437B1 (en) * 1998-10-30 2001-11-20 Mosaid Technologies, Inc. Duty cycle regulator
US6084483A (en) * 1999-03-10 2000-07-04 Lexar Media, Inc. Internal oscillator circuit including a ring oscillator controlled by a voltage regulator circuit
US6337601B1 (en) * 1999-12-08 2002-01-08 Ericsson Inc. Ring oscillator with jitter reset
US7239210B2 (en) * 2002-01-10 2007-07-03 Fujitsu Limited Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit
US20070222531A1 (en) * 2002-01-10 2007-09-27 Fujitsu Limited Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit
US6960950B2 (en) * 2003-03-25 2005-11-01 Intel Corporation Circuit and method for generating a clock signal
US7126396B1 (en) * 2003-07-16 2006-10-24 National Semiconductor Corporation System for clock duty cycle stabilization
TW200701649A (en) * 2005-06-21 2007-01-01 Samsung Electronics Co Ltd Phase locked loop circuit and method of locking a phase
US7391275B2 (en) * 2005-07-18 2008-06-24 Seiko Epson Corporation Circuits and methods for a ring oscillator with adjustable delay and/or resonator tank stage
US20070159938A1 (en) * 2006-01-12 2007-07-12 Yokogawa Electric Corporation Clock reproducing apparatus
TW200830721A (en) * 2006-10-20 2008-07-16 Silicon Motion Inc Frequency synthesizer, automatic frequency calibration circuit, and frequency calibration method

Also Published As

Publication number Publication date
US8258830B2 (en) 2012-09-04
JP5093216B2 (ja) 2012-12-12
US20100182056A1 (en) 2010-07-22
CN101795125B (zh) 2013-05-01
JP2010171944A (ja) 2010-08-05
CN101795125A (zh) 2010-08-04
TW201029329A (en) 2010-08-01

Similar Documents

Publication Publication Date Title
TWI401888B (zh) 振盪器電路及閘式振盪器之校準方法
US11005466B2 (en) Measurement and correction of multiphase clock duty cycle and skew
US6473439B1 (en) Method and apparatus for fail-safe resynchronization with minimum latency
US7535271B2 (en) Locked loop circuit with clock hold function
TWI448081B (zh) All-digital clock correction circuit and method thereof
US7135903B2 (en) Phase jumping locked loop circuit
KR20160074969A (ko) 지연 고정 루프 회로
KR20070093322A (ko) 지연동기회로 및 반도체 집적회로장치
US9455725B2 (en) Phase detector and associated phase detecting method
JP4681731B2 (ja) 自己補償型位相検波器
US6922091B2 (en) Locked loop circuit with clock hold function
US9548855B2 (en) Method and apparatus for managing estimation and calibration of non-ideality of a phase interpolator (PI)-based clock and data recovery (CDR) circuit
Sull et al. An 8-GHz Octa-Phase Error Corrector With Coprime Phase Comparison Scheme in 40-nm CMOS
JP5160578B2 (ja) クロックデータ再生回路
Sull et al. An 8-GHz Octa-Phase Clock Corrector with Phase and Duty-Cycle Correction in 40-nm CMOS
WO2003084066A2 (en) System with phase jumping locked loop circuit

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees