CN1169299C - 具有数字粗调谐环路的锁相环频率综合器 - Google Patents

Abstract

本发明属于无线收发机中频率综合器设计领域，涉及具有数字粗调谐环路的锁相环频率综合器，包括由依次连接的鉴相器、环路滤波器、压控振荡器和连接在鉴相器输入端及压控振荡器输出端的N分频器组成锁相环路，还包括由该压控振荡器、N分频器和连接在压控振荡器输出端和N分频器输入端的数字粗调谐模块构成的粗调谐环路。本发明通过采用一组电容值不同的固定电容取代整个可变电容值的一部分，并以数字方式控制这部分谐振电容值的大小，达到调谐VCO输出频率的目的。它能够补偿芯片上集成电感和可变电容管制作中带来的误差，降低频综的锁定时间，减小VCO相位噪声，减小环路滤波器的电容值，使得采用CMOS工艺单芯片集成频率综合器成为可能。

Description

具有数字粗调谐环路的锁相环频率综合器

技术领域

本发明属于无线收发机技术领域，特别涉及频率综合器结构的改良设计。

背景技术

频率综合器(简称频综)是无线收发机设计中的一个关键模块，它通过将一个高稳定度、高精度的参考频率做加、减、乘、除的四则运算，来获得具有同样稳定度、精度的一系列频率，从而为收发机中信道选择提供本振信号，输入到混频器的本振端。常见的频综结构有锁相式(PLL)频率综合器、直接数字频率综合器和分数-N频率综合器三种，但用的最多的为PLL频综，该结构如图1所示，由依次连接的鉴相器、环路滤波器、压控振荡器(VCO)和连接在鉴相器输入端及压控振荡器输出端的N分频器组成锁相环路。PLL频综中压控振荡器的结构如图2所示，由谐振电感L1、L2，可变电容二极管D1、D2，以及一个交叉耦合的负阻放大器M1、M2组成，电感和可变电容二极管D1、D2构成LC振荡器，负阻放大器提供振荡所需能量，振荡频率的变化是通过可变电容二极管的电容值的变化引起的，可变电容管受控于图中的电压控制端口(CV)，频率信号由Fout+和Fout-端口反相输出。在PLL频综中，该控制电压来自低通滤波器的输出。

PLL频综的工作原理为：压控振荡器输出的频率信号Fout经过N分频器，得到分频后的信号Fdiv，然后将Fdiv和参考频率信号Fref在鉴相器中进行相位比较，其结果被送入环路滤波器进行低通滤波，得到一个和相位差成正比的电压信号，该信号连接到压控振荡器中可变电容的控制端作为控制信号，这样，可变电容值就随该电压改变而改变，从而导致VCO输出频率发生变化。

采用上述结构的频综由于理论和技术最为成熟、设计所用的电路比较简单，因此一直以来应用最为广泛，但该结构仍存在以下问题：

1)鉴相器输出的压控信号随VCO频率变化而变化的过程比较缓慢，因此整个压控振荡器的频率调谐过程很长，使得它无法用于对频率锁定时间要求较高的跳频通信系统。

2)其次，由于标准CMOS工艺无法在芯片上无法集成高精度、高性能的电感和电容，同时又需要保证频综性能不下降，通常的集成方法是将VCO放在整个频综芯片之外，从而导致集成度不高，代价随之也升高。

3)另外，由于构成环路滤波器的滤波电容过大，芯片集成比较困难，为此只能将环路滤波器作为一个分立元件放在芯片外，从而增加频综成本。

在无线收发机越来越走向单芯片设计的过程中，上述因素制约了传统PLL频率综合器的高集成，无法实现单芯片设计以节约成本，因此，开发新型结构的频率综合器以适应单芯片集成就成了一个很紧迫的问题。

发明内容

本发明的目的是为解决传统的PLL频率综合器在单芯片集成中存在的问题，设计了一种具有高精度数字粗调谐环路的PLL频率综合器，该频综是在传统PLL频综结构的基础上，通过对VCO的改进，增加了一个粗调谐环路，使其不但具有相位噪声小、频率调谐速度快的特点，还有利于单芯片集成。

本发明提出的一种具有数字粗调谐环路的锁相环频率综合器，包括由依次连接的鉴相器、环路滤波器、压控振荡器和连接在鉴相器输入端及压控振荡器输出端的N分频器组成锁相环路，其特征在于，还包括由该压控振荡器、N分频器和连接在压控振荡器输入端和N分频器输出端的数字粗调谐模块构成的粗调谐环路；所说的压控振荡器包括相互串联的两个谐振电感L1、L2、两个相对连接的可变电容二极管D1、D2，以及两个MOS晶体管M1、M2构成的交叉耦合的负阻放大器，还包括一组相互并联的固定电容C0、C1、C2...Cn-1，该各个固定电容各串接一个开关SW0、SW1、SW2...SWn-1，各开关受控于一组N位的控制字CW0、CW1、CW2...CWn-1，各元件连接关系为第一MOS晶体管(M1)与第二MOS晶体管(M2)的源极相连且接地，第一MOS晶体管(M1)的栅极与第二MOS晶体管(M2)漏极相连，第二MOS晶体管(M2)的栅极与第一MOS晶体管(M1)漏极相连，所说串联的两个谐振电感(L1、L2)、两个可变电容二极管(D1、D2)及串有开关的固定电容(C0、C1、C2...Cn-1)组的两端均分别与第一MOS晶体管(M1)与第二MOS晶体管(M2)的漏极相连；所说的N分频器由可编程计数器、脉冲吞吐计数器及双模预分频器组成，其连接关系为：该脉冲吞吐计数器的输入/输出端分别与双模预分频器的输出/输入端相连，该双模预分频器的输出端还与可编程计数器的输入端相连，该该双模预分频器的输入端与所说的压控振荡器相连，该可编程计数器的输出端与该数字粗调谐模块的输入端相连。

本发明具有如下特点及良好效果：

1)粗调谐环路中用于调谐VCO输出频率的固定电容占据整个调谐电路的大部分，这样，锁相环路中可变电容管的电容值就可以大大减小，从而为可变电容管的性能提高和芯片上集成带来好处；

2)固定电容的设计可以通过线性度很好的金属板电容组成，如TSMC 0.18um工艺提供的MIM电容，这样就可以大大降低压控振荡器的相位噪声，从而减小整个频综的噪声性能；

3)由于粗调谐环路以数字方式将振荡器频率调谐至中心频率的附近，相比锁相环的频率调谐过程，这种调谐方法可以大大提高频综的频率调谐速度。尽管锁相环路仍需要锁相环路完成最终的频率调谐，但整体来讲，该频综的频率锁定时间还是大大减小了；

4)由于锁相环路工作在中心频率附近，因此用于低通滤波器的电容可以大大减小，从而为滤波器的芯片上集成带来了好处。

附图说明

图1为传统的锁相环频率综合器结构框图。

图2为图1中的LC压控振荡器结构原理图。

图3为本发明的包含粗调谐环路的频率综合器结构框图。

图4为本发明的LC压控振荡器实施例结构原理图。

图5为本发明的粗调谐环路实施例实现框图。

图6为本发明的频率比较原理示意图。

具体实施方式

本发明提出的一种具有高精度数字粗调谐环路的PLL频率综合器的结构及工作原理结合附图及实施例详细说明如下：

本发明的频综总体结构如图3所示，它包括两个调谐环路，其中锁相环路仍由鉴相器、环路滤波器、压控振荡器和N分频器构成，连接关系和工作原理与前面介绍的传统PLL频综相同；增加的粗调谐环路由压控振荡器、N分频器和连接在压控振荡器输出端和N分频器输入端的数字粗调谐模块构成。在该频综结构中，压控振荡器和N分频器为两个环路所共用。

在本发明的频综结构中，由于粗调谐环路的增加，对传统频综中的VCO的结构进行了改进，该VCO的实施例结构如图4所示，它在图2的基础上，又增加了一组固定电容(C0、C1、C2...Cn-1)，它仅用于粗调谐环路。各个固定电容都串接在一个开关(SW0、SW1、SW2...SWn-1)上，各开关受控于一组N位的控制字(CW0、CW1、CW2...CWn-1)，这样通过改变控制字就能够以数字化的方式调节可变电容值，从而改变VCO输出频率。由于固定电容无法做到非常高的精确度，因此粗调谐环路只能完成VCO中心频率的粗调谐，将VCO输出频率调至中心频率附近，频率误差要求保持在中心频率1％以内，精确的频率调谐任务仍由锁相环路在粗调谐完成之后进行。粗调谐环路用于补偿工艺制造中的电感和电容误差以及完成频率粗调谐，环路中的固定电容占整个压控振荡器可变电容的大部分，只有这样，才能够完成VCO频率的粗调谐，而用于锁相环路中的可变电容值占整个调谐电容的小部分，该可变电容仍由可变电容二极管形成。

在频综正常开始工作时，首先启动粗调谐环路，将VCO输出N分频后的信号(Fdiv)频率同参考信号(Fref)频率相比较，根据比较结果，数字粗调谐模块改变数字控制字，从而改变固定可变电容值以实现频率调整；粗调谐完毕，数字粗调谐模块产生一个使能信号启动锁相环路工作，锁相环路完成频综的精确频率调谐。两个环路非并行工作，首先粗调谐环路工作，此时锁相环路不工作；粗调谐完毕，启动锁相环路工作，粗调谐环路不再工作。锁相环路的启动和关闭由数字粗调谐模块产生的使能信号控制。使能信号通过控制图3中的开关实现锁相环路断开和闭合，以此决定锁相环路能否工作。

本发明中的粗调谐模块以及由其构成的粗调谐环路的具体实施例结构如图5所示。整个环路由压控振荡器(VCO)、双模预分频器(DMP)和数字粗调谐三个模块组成；其中，VCO是如图3所示压控振荡器的一部分，由一组固定电容(C0、C1、C2...Cn-1)，及各个固定电容串接的一组开关(SW0、SW1、SW2...SWn-1)构成；DMP是N分频器(如图中方框2所示)中的一个模块，DMP和VCO均为模拟电路，而本实施例中的粗调谐模块是数字电路，如图中方框1所示，通过数字逻辑的直接综合完成。正是从电路实现的角度，在本实施例中，将N分频器中的DMP单独作为一个模块来划分，而构成N分频的可编程计数器和脉冲吞吐计数器被划归到数字粗调谐模块中。

本实施例的数字粗调谐模块由数据写入接口、可编程计数器、脉冲吞吐计数器、频率比较模块和粗调谐控制模块组成，其中的可编程计数器和脉冲吞吐计数器就是上面提到的N分频器的两个子模块。

数字写入接口通常用串行结构来实现，用于向N分频器写入分频数Data_N和其它各种控制命令字。

本实施例的N分频器结构如图5中方框2所示，由DMP、可编程计数器和脉冲吞吐计数器组成，其中脉冲吞吐计数器用于DMP的分频比控制，控制信号为mc，N分频的结果Fdiv由可编程计数器输出。开始时，DMP对VCO输出信号Fout进行N+1分频，脉冲吞吐计数器对DMP输出Fin进行记数，当记满时，将DMP的分频比由原来的N+1改为N，与此同时，可编程计数器PC也在对DMP的输出进行记数，当它也记满时，就输出reset信号将它本身和脉冲吞吐计数器同时复位，重新开始计数。

频率比较模块用于Fdiv和参考信号Fref的频率比较，在方框1中，没有画出Fref信号，而给出了晶振输出信号Xin，这是因为，Fref参考信号通常不是从外部独立引入的，而是通过对Xin信号计数产生的。通常用于频率比较和鉴相的参考信号Fref的频率为通信系统的信道带宽，如GSM的信道带宽200KHz，因此要求Fref的频率为200KHz。然而，晶振频率都很固定，通常为13MHz或者26MHz等。以26MHz晶振为例，为产生200KHz的参考比较信号Fref，需要对晶振输出信号Xin作130分频，参考图6。

粗调谐控制模块用于整个粗调谐模块的控制：输出同步信号，使频率比较模块的初始比较时刻同步，消除频率比较误差；输出N计数器复位信号，使N分频器在频率比较的起始时刻复位，重新开始对DMP输出信号Fin的计数；输出DMP复位信号，使DMP同样在频率比较的起始时刻复位，重新开始对VCO输出信号Fout的计数。另外，粗调谐控制模块还要根据频率比较模块提供的反馈信号，对频率比较结果进行判断，并调整输出控制字CW以改变VCO中的固定电容。

粗调谐模块是整个粗调环路的核心，它协调环路中个模块的工作，实现粗调谐环路的核心功能：频率比较和VCO输出频率调整。

依据前面对各个模块的分析，粗调谐模块的工作步骤可以简单描述如下：

1)数据写入接口模块接收数据N_data，改变N分频器中的脉冲吞吐计数器和可编程技术器的计数模值，完成VCO输出频率N分频的设定；

2)对晶振输出信号Xin进行计数，产生参考比较信号Fref，然后将它和VCO输出N分频后的信号Fdiv在频率比较模块中做频率比较，比较结果由反馈信号送入粗调谐控制模块；

3)粗调谐控制模块根据频率比较模块提供的反馈信号，判断出VCO输出频率的快慢，输出一组数字控制字CW，改变VCO的固定电容值，从而改变VCO的输出频率。

4)步骤2)和3)每次只能改变CW中的一位，假定CW有N位，则步骤2)和3)需要重复N次，直至CW的N位全部被调整。

粗调谐环路的工作原理为：粗调谐模块输出控制字CW改变VCO中的固定电容，VCO的输出信号Fout送入DMP做预分频，分频结果Fin送入粗调谐模块做进一步的分频，得到N分频输出信号Fdiv，然后将它与参考信号Fref做频率比较，根据频率比较结果产生的反馈信号，粗调谐模块调整输出控制字CW，改变VCO的固定电容值，从而改变VCO的振荡频率。

本实施例的频率比较功能是通过比较Fdiv的周期和参考信号Fref的周期来完成，比较过程要求两个信号的初始时刻必须保持同步，这样可以减小频率比较误差，否则将会严重影响到后面的频率调整。根据粗调所要达到的频率精度(小于1％的频率误差)，通常的DMP设计无法满足频率比较精度的要求。经过简单分析可知，如果中心频率为1GHz，DMP的模值为64/65，则最大的初始同步误差为64ns，它造成的频率误差约为50MHz。为此，本发明的频综为通常的DMP结构引入一个DMP异步复位信号，在它有效的时候，DMP立即结束上次的计数，并开始新的计数，这样就避免了原来DMP必须要等到一次N/N+1计数完毕之后才能够重新计数的缺点，从而大大消除了初始同步造成的误差，使得误差控制在一个VCO周期之内。由于假定VCO中心频率为1GHz，因此最大初始同步误差为1ns，远远小于原来的64ns。

图6给出了频率比较示意图，整个粗调谐环路的工作首先是从数据写入接口输入分频数N开始的，频率比较是以晶振信号Xin为基准进行的，即一旦粗调谐环路开始工作，则粗调谐控制模块产生一个同步信号，对Xin的计数从该同步信号有效开始，从而确定了频率比较的起始时刻；同时粗调谐控制模块输出N计数器复位信号和DMP复位信号，让DMP复位，对VCO输出信号Fout开始计数，N分频器也得到复位并开始计数。显然，所有信号的起始时刻都受控于晶振输出Xin，这样就确保了频率比较起始点的同步，消除频率比较误差。

频率比较就是将上述起始时刻保持同步的参考信号Fref与Fdiv在时域进行比较，这里的Fref由Xin(假定频率为26MHz)做130分频得到。在参考信号Fref一个周期的结束时刻对Fdiv进行采样，“1”表示Fdiv的周期小于参考信号周期，VCO输出信号频率太大；“0”表示Fdiv的周期小于参考信号周期，VCO输出信号频率太慢，这样就判断出两者频率的大小，然后将判决结果通过反馈信号送给粗调谐控制模块，由粗调谐控制模块来调整控制字CW，从而完成一次频率比较过程。由于Fref是Xin的130分频结果，因此，在实际做频率比较时，并不需要Fref信号，可以直接采用对Xin做计数的计数器。即在同步信号有效开始，该计数器开始计数，当记到130时对Fdiv进行采样，因为，Xin的130分频结果就是参考信号Fref的一个周期。图6的比较示意图中，虽然给出了参考信号Fref，但它是一个虚拟的信号。但在锁相环路中，该信号是必需的，因为鉴相器不能对Xin计数器做鉴相，而只能用Xin的计数结果信号Fref做鉴相。

本实施例的频率调谐控制模块的功能实现如下：

为了加快粗调谐速度，控制字CW从高位到低位对应的电容值和控制字的权重成比例，如C[4]∶C[0]＝BC[4]∶BC[0]＝16∶1。而且为了满足粗调谐精度的要求，粗调谐环路具体实现中要根据VCO工作频率和最小单位的固定电容值首先确定控制字(CW)位数。由于每次频率比较只能对其中的一位控制字做出调整，这样假定CW有5位，则整个粗调谐过程由5步完成。

经过频率比较，粗调谐模块根据来自频率比较模块的反馈信号(feedback)，对输出控制字CW做出调整，控制VCO中的调谐电容值。如果对Fdiv采样的结果为“1”，则表明当前VCO频率大于所要求的频率，于是增加CW控制字；如果对Fdiv采样的结果为“0”，则表明当前VCO频率小于所要求的频率，于是减小CW控制字。从而将VCO的输出频率稳定在1％的范围之内。控制字CW的作用是控制接入VCO中固定电容的开关，高电平(数字位为“1”)使得接通离散电容的开关闭合，VCO总电容值增加，输出频率下降；低电平(数字位为“0”)则使得开关断开，VCO的总电容值减小，输出频率升高。

根据前面的描述，表1给出了控制字CW为5位时候的频率粗调谐过程。在初始化阶段，将BC控制字设定为中间值“10000”，它对应调谐电容的中间值，这样可以减小电容的调谐范围，从而加快频率调谐速度。

                              表1粗调谐过程

调谐过程	每步中的工作顺序	调谐内容
				初始化	BC[4:0]＝10000
Step5	①完成初始同步	使同步信号、N计数器复位信号、DMP复位信号有效
			②频率比较和改变CW	If(Fout/n＝0)  BC[4]＝0，BC[3]＝1.else           BC[3]＝1.
	Step4	①完成初始同步			使同步信号、N计数器复位信号、DMP复位信号有效
②频率比较和改变CW			If(Fout/n＝0)  BC[3]＝0，BC[2]＝1.else           BC[2]＝1.
		Step3		①完成初始同步	使同步信号、N计数器复位信号、DMP复位信号有效
②频率比较和改变CW	If(Fout/n＝0)  BC[2]＝0，BC[1]＝1.else           BC[1]＝1.
			Step2	①完成初始同步	使同步信号、N计数器复位信号、DMP复位信号有效
②频率比较和改变CW	If(Fout/n＝0)  BC[1]＝0，BC[0]＝1.else           BC[0]＝1.
		Step1		①完成初始同步	使同步信号、N计数器复位信号、DMP复位信号有效
②频率比较和改变CW	If(Fout/n＝0)  BC[3]＝1.

Claims (2)

1、一种具有数字粗调谐环路的锁相环频率综合器，包括由依次连接的鉴相器、环路滤波器、压控振荡器和连接在鉴相器输入端及压控振荡器输出端的N分频器组成锁相环路，其特征在于，还包括由该压控振荡器、N分频器和连接在压控振荡器输入端和N分频器输出端的数字粗调谐模块构成的粗调谐环路；所说的压控振荡器包括相互串联的两个谐振电感(L1、L2)、两个相对连接的可变电容二极管(D1、D2)，以及两个MOS晶体管(M1、M2)构成的交叉耦合的负阻放大器，还包括一组相互并联的固定电容(C0、C1、C2...Cn-1)，该各个固定电容各串接一个开关(SW0、SW1、SW2...SWn-1)，各开关受控于一组N位的控制字(CW0、CW1、CW2...CWn-1)，各元件连接关系为第一MOS晶体管(M1)与第二MOS晶体管(M2)的源极相连且接地，第一MOS晶体管(M1)的栅极与第二MOS晶体管(M2)漏极相连，第二MOS晶体管(M2)的栅极与第一MOS晶体管(M1)漏极相连，所说串联的两个谐振电感(L1、L2)、两个可变电容二极管(D1、D2)及串有开关的固定电容(C0、C1、C2...Cn-1)组的两端均分别与第一MOS晶体管(M1)与第二MOS晶体管(M2)的漏极相连；所说的N分频器由可编程计数器、脉冲吞吐计数器及双模预分频器组成，其连接关系为：该脉冲吞吐计数器的输入/输出端分别与双模预分频器的输出/输入端相连，该双模预分频器的输出端还与可编程计数器的输入端相连，该该双模预分频器的输入端与所说的压控振荡器相连，该可编程计数器的输出端与该数字粗调谐模块的输入端相连。

2、如权利要求1所述的锁相环频率综合器，其特征在于，所说的数字粗调谐模块包括粗调谐控制模块及分别与其相连的数据写入接口、频率比较模块和N分频器中的可编程计数器和脉冲吞吐计数器。

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