TW202327282A - 數位鎖相環電路 - Google Patents

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劉拓夫
李萌
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

提供了一種數位鎖相環電路，包括：同步控制模組，被配置為基於基礎時鐘信號和輸入週期信號，產生表徵輸入週期信號相對於基礎時鐘信號的週期性變化的輸入表徵信號；計數控制模組，被配置為基於基礎時鐘信號和輸入表徵信號，產生表徵輸入表徵信號的週期與基礎時鐘信號的週期之間的倍數關係的時鐘計數結果；運算控制模組，被配置為基於輸出時鐘信號的頻率與輸入週期信號的頻率之間的預設倍頻係數產生基礎時鐘控制變數，並基於時鐘計數結果產生輸出時鐘控制變數；以及輸出控制模組，被配置為基於基礎時鐘控制變數和輸出時鐘控制變數產生輸出控制信號，並基於輸出控制信號和基礎時鐘信號產生輸出時鐘信號。

Description

數位鎖相環電路
本發明涉及電路領域，更具體地涉及一種數位鎖相環電路。
鎖相環電路是一種常見電路，可以用來基於輸入週期信號產生與該輸入週期信號同步(頻率和相位兩方面同步)的輸出時鐘信號。圖1示出了傳統的類比鎖相環電路的示意框圖。如圖1所示，類比鎖相環電路包括鑒相器、環路濾波器、和壓控振盪器三部分，其中，當輸入週期信號Sin的頻率發生變化時，由於環路濾波器不能隨著輸入週期信號Sin的頻率變化而快速調節提供給壓控振盪器的電壓，壓控振盪器產生的輸出時鐘信號Sout的頻率會發生較大幅度的振盪且需要較長的調節時間才能與輸入週期信號Sin的頻率實現同步；另外，由於環路濾波器的濾波參數的限制，類比鎖相環電路不適合用於輸入週期信號的頻率範圍較寬的情況。
根據本發明實施例的數位鎖相環電路，包括：同步控制模組，被配置為基於基礎時鐘信號和輸入週期信號，產生表徵輸入週期信號相對於基礎時鐘信號的週期性變化的輸入表徵信號；計數控制模組，被配置為基於基礎時鐘信號和輸入表徵信號，產生表徵輸入表徵信號的週期與基礎時鐘信號的週期之間的倍數關係的時鐘計數結果；運算控制模組，被配置為基於輸出時鐘信號的頻率與輸入週期信號的頻率之間的預設倍頻係數產生基礎時鐘控制變數，並基於時鐘計數結果產生輸出時鐘控制變數；以及輸出控制模組，被配置為基於基礎時鐘控制變數和輸出時鐘控制變數產生輸出控制信號，並基於輸出控制信號和基礎時鐘信號產生輸出時鐘信號。
根據本發明實施例的數位鎖相環電路能夠以遠小於類比鎖相環電路的調節時間實現輸出時鐘信號與輸入週期信號之間的同步(頻率和相位兩方面同步)，且不存在類比鎖相環電路的環路震盪問題。
0,1:端子
200:數位鎖相環電路
202:同步控制模組
204:計數控制模組
206:運算控制模組
208:輸出控制模組
AND2:及閘
DPLL_CLK:輸出時鐘訊號
DPLL_PASS:輸出控制訊號
DPLL_SUM:輸出時鐘控制變數
Fin,Fosc,Fout:頻率
Nset:預設倍頻係數
Nsin:時鐘計數結果
OSC_CLK:基礎時鐘訊號
OSC_SUM:基礎時鐘控制變數
Q1:第一表徵訊號
Q2:第二表徵訊號
Sin:輸入週期訊號
Sin_start:輸入表徵訊號
Sout:輸出時鐘訊號
SUM_COMP:變數比較訊號
T1~T7:D觸發器
U1~U5:2路選擇器
從下面結合圖式對本發明的具體實施方式的描述中可以更好地理解本發明，其中：
圖1示出了傳統的類比鎖相環電路的示意框圖。
圖2示出了根據本發明實施例的數位鎖相環電路的示意框圖。
圖3示出了圖2所示的同步控制模組的示例實現的示意圖；
圖4示出了與圖3所示的同步控制模組有關的多個信號的波形圖；
圖5示出了圖2所示的計數控制模組的示例實現的示意圖；
圖6示出了圖2所示的運算控制模組的部分示例實現的示意圖；
圖7示出了圖2所示的運算控制模組的部分示例實現的示意圖；
圖8示出了圖2所示的輸出控制模組的示例實現的示意圖；
圖9示出了根據本發明實施例的數位鎖相環電路的控制流程圖；
圖10示出了與圖8所示的輸出控制模組有關的多個信號的波形圖。
下面將詳細描述本發明的各個方面的特徵和示例性實施例。在下面的詳細描述中，提出了許多具體細節，以便提供對本發明的全面理解。但是，對於本領域技術人員來說很明顯的是，本發明可以在不需要這些具體細節中的一些細節的情況下實施。下面對實施例的描述僅僅是為了通過示出本發明的示例來提供對本發明的更好的理解。本發明決不限於下面所提出的任何具體配置和演算法，而是在不脫離本發明的精神的前提下覆蓋了元素、部件和演算法的任何修改、替換和改進。在圖式和下面的描述中，沒有示出公知的結構和技術，以便避免對本發明造成不必要的模糊。
鑒於傳統的類比鎖相環電路存在的一個或多個問題，提出了一種數位鎖相環電路，其可以通過數位運算的方式實現快速的鎖相控制，並且可以提高鎖相環電路的信號頻率範圍並極大地降低鎖相環電路的電路複雜度。
圖2示出了根據本發明實施例的數位鎖相環電路200的示意框圖。如圖2所示，數位鎖相環電路200包括同步控制模組202、計數控制模組204、運算控制模組206、以及輸出控制模組208，其中：同步控制模組202被配置為基於基礎時鐘信號OSC_CLK和輸入週期信號Sin，產生表徵輸入週期 信號Sin相對於基礎時鐘信號OSC_CLK的週期性變化的輸入表徵信號Sin_start；計數控制模組204被配置為基於基礎時鐘信號OSC_CLK和輸入表徵信號Sin_start，產生表徵輸入表徵信號Sin_start的週期與基礎時鐘信號OSC_CLK的週期之間的倍數關係的時鐘計數結果Nsin；運算控制模組206被配置為基於輸出時鐘信號DPLL_CLK的頻率與輸入週期信號Sin的頻率之間的預設倍頻係數Nset產生基礎時鐘控制變數OSC_SUM，並基於時鐘計數結果Nsin產生輸出時鐘控制變數DPLL_SUM；輸出控制模組208被配置為基於基礎時鐘控制變數OSC_SUM和輸出時鐘控制變數DPLL_SUM產生輸出控制信號DPLL_PASS，並基於輸出控制信號DPLL_PASS和基礎時鐘信號OSC_CLK產生輸出時鐘信號DPLL_CLK。
這裡，假設基礎時鐘信號OSC_CLK的頻率為Fosc，輸入週期信號Sin的頻率為Fin，輸出時鐘信號DPLL_CLK的頻率為Fout=Nset×Fin，其中，基礎時鐘信號OSC_CLK通常為頻率遠大於輸入週期信號的高頻時鐘信號(例如，高頻振盪信號)。
圖3示出了圖2所示的同步控制模組202的示例實現的示意圖。如圖2所示，在一些實施例中，同步控制模組202可以進一步被配置為：基於基礎時鐘信號OSC_CLK的下降沿和輸入週期信號Sin，利用D觸發器T1產生第一表徵信號Q1；基於基礎時鐘信號OSC_CLK的下降沿和第一表徵信號Q1，利用D觸發器T2產生第二表徵信號Q2；以及基於第二表徵信號Q2的反相信號和第一表徵信號Q1，利用及閘AND1產生輸入表徵信號Sin_start。
圖4示出了與圖3所示的同步控制模組202有關的多個信號的波形圖。需要說明的是，圖4所示的波形圖是圖3所示的同步控制模組202以輸入週期信號Sin的上升沿為有效沿且以基礎時鐘信號OSC_CLK的下降沿為有效沿產生的波形圖。
圖5示出了圖2所示的計數控制模組204的示例實現的示意圖。如圖5所示，在一些實施例中，計數控制模組204可以進一步被配置為：當輸入表徵信號Sin_start處於非有效位準(例如，低位準)時，利用時鐘計數器對基礎時鐘信號OSC_CLK的週期數目進行計數；當輸入表徵信號Sin_start處於有效位準(例如，高位準)時，將時鐘計數器的計數結果更新至時鐘計數結果 Nsin並將時鐘計數器清零。
具體地，在圖5所示的計數控制模組204的示例實現中，2路選擇器U1、D觸發器T3、以及加法器(+1運算)構成時鐘計數器，其中，輸入表徵信號Sin_start被用作2路選擇器U1的輸出控制信號，當輸入表徵信號Sin_start為邏輯0時，2路選擇器U1輸出端子0接收的信號，當輸入表徵信號Sin_start為邏輯1時，2路選擇器U1輸出端子1接收的信號；2路選擇器U2和D觸發器T4構成計數輸出器，用於將時鐘計數器的計數結果更新至時鐘計數結果Nsin輸出到外部，其中，輸入表徵信號Sin_start被用作2路選擇器U2的輸出控制信號，當輸入表徵信號Sin_start為邏輯0時，2路選擇器U2輸出端子0接收的信號，當輸入表徵信號Sin_start為邏輯1時，2路選擇器U2輸出端子1接收的信號。
圖6示出了圖2所示的運算控制模組206的部分示例實現的示意圖。如圖6所示，在一些實施例中，運算控制模組206可以進一步被配置為：當輸入表徵信號Sin_start處於有效位準(例如，高位準)時，基於輸出時鐘信號DPLL_CLK的頻率Fout與輸入週期信號Sin的頻率Fin之間的預設倍頻係數Nset對基礎時鐘控制變數OSC_SUM進行初始化。例如，可以將基礎時鐘控制變數OSC_SUM的變數值初始化為OSCSUM=1.5×Nset。
如圖6所示，在一些實施例中，運算控制模組206可以進一步被配置為：當輸入表徵信號Sin_start處於非有效位準(例如，低位準)時，基於輸出時鐘信號DPLL_CLK的頻率Fout與輸入週期信號Sin的頻率Fin之間的預設倍頻係數Nset對基礎時鐘控制變數OSC_SUM進行更新。例如，可以基於基礎時鐘控制變數OSC_SUM在基礎時鐘信號OSC_CLK的前一個有效沿來臨時更新的變數值和輸出時鐘信號DPLL_CLK的頻率Fout與輸入週期信號Sin的頻率Fin之間的預設倍頻係數Nset，計算基礎時鐘控制變數OSC_SUM的更新變數值，並在基礎時鐘信號OSC_CLK的當前有效沿來臨時利用所計算的更新變數值來更新基礎時鐘控制變數OSC_SUM。例如，可以將基礎時鐘控制變數OSC_SUM的變數值更新為OSC_SUM=OSC_SUM+NSet。
具體地，在圖6所示的運算控制模組206的部分示例實現中，2路選擇器U3、D觸發器T5、以及加法器(+Nset運算)構成第一運算單元，用 於對基礎時鐘控制變數OSC_SUM進行初始化和更新，其中，輸入表徵信號Sin_start被用作2路選擇器U3的輸出控制信號，當輸入表徵信號Sin_start為邏輯0時，2路選擇器U3輸出端子0接收的信號(即，基礎時鐘控制變數OSC_SUM在基礎時鐘信號OSC_CLK的前一個有效沿時更新的變數值與預設倍頻係數Nset之和)，當輸入表徵信號Sin_start為邏輯1時，2路選擇器U3輸出端子1接收的信號(即，1.5*Nset)。
圖7示出了圖2所示的運算控制模組206的部分示例實現的示意圖。如圖7所示，在一些實施例中，運算控制模組206可以進一步被配置為：當輸入表徵信號Sin_start處於有效位準(例如，高位準)時，基於時鐘計數結果Nsin對輸出時鐘控制變數DPLL_SUM進行初始化。例如，可以將輸出時鐘控制變數DPLL_SUM的變數值初始化為DPLL_SUM=NSin。
如圖7所示，在一些實施例中，運算控制模組206可以進一步被配置為：當輸入表徵信號Sin_start處於非有效位準(例如，低位準)時，基於時鐘計數結果Nsin對輸出時鐘控制變數DPLL_SUM進行更新。例如，可以基於輸出時鐘控制變數DPLL_SUM在基礎時鐘信號OSC_CLK的前一個有效沿來臨時更新的變數值、時鐘計數結果Nsin、以及輸出控制信號DPLL_PASS，計算輸出時鐘控制變數DPLL_SUM的更新變數值，並在基礎時鐘信號OSC_CLK的當前有效沿來臨時利用所計算的更新變數值來更新輸出時鐘控制變數DPLL_SUM，其中，輸出控制信號DPLL_PASS表徵基礎時鐘控制變數OSC_SUM和輸出時鐘控制變數DPLL_SUM在基礎時鐘信號的前一個有效沿來臨時更新的變數值之間的大小對比關係。例如，可以將輸出時鐘控制變數DPLL_SUM的變數值更新為DPLL_SUM=DPLL_SUM+DPLL_PAss＊NSin。
具體地，在圖7所示的運算控制模組206的部分示例實現中，2路選擇器U4和U5、D觸發器T6、以及加法器構成第二運算單元，用於對輸出時鐘控制變數DPLL_SUM進行初始化和更新，其中，輸出控制信號DPLL_PASS被用作2路選擇器U4的輸出控制信號，當輸出控制信號DPLL_PASS為邏輯0時，2路選擇器U4輸出端子0接收的信號(即，邏輯0)，當輸出控制信號DPLL_PASS為邏輯1時，2路選擇器U4輸出端子1接收的信號(即，時鐘計數結果Nsin)，輸入表徵信號Sin_start被用作2路選擇 器U5的輸出控制信號，當輸入表徵信號Sin_start為邏輯0時，2路選擇器U5輸出端子0接收的信號(即，輸出時鐘控制變數DPLL_SUM在基礎時鐘信號OSC_CLK的前一個有效沿時更新的變數值與2路選擇器U4的輸出信號進行加法運算的結果)，當輸入表徵信號Sin_start為邏輯1時，2路選擇器U5輸出端子1接收的信號(即，時鐘計數結果Nsin)。
圖8示出了圖2所示的輸出控制模組208的示例實現的示意圖。如圖8所示，在一些實施例中，輸出控制模組208可以進一步被配置為：基於基礎時鐘控制變數OSC_SUM和輸出時鐘控制變數DPLL_SUM，利用比較器產生變數比較信號SUM_COMP；基於基礎時鐘信號OSC_CLK的下降沿和變數比較信號SUM_COMP，利用D觸發器T7產生輸出控制信號DPLL_PASS；以及基於基礎時鐘信號OSC_CLK和輸出控制信號DPLL_PASS，利用及閘AND2產生輸出時鐘信號DPLL_CLK。這裡，當基礎時鐘控制變數OSC_SUM大於輸出時鐘控制變數DPLL_SUM時，輸出控制信號DPLL_PASS為邏輯1，輸出基礎時鐘信號OSC_CLK的下一個脈衝作為輸出時鐘信號DPLL_CLK的一個脈衝；在基礎時鐘控制變數OSC_SUM不大於輸出時鐘控制變數DPLL_SUM時，輸出控制信號SUM_COMP為邏輯0，輸出時鐘信號DPLL_CLK為邏輯0。
在一些實施例中，計數控制模組204和運算控制模組206將基礎時鐘信號OSC_CLK的上升沿作為有效沿，同步控制模組202和輸出控制模組208將基礎時鐘信號OSC_CLK的下降沿作為有效沿；替代地，計數控制模組204和運算控制模組206將基礎時鐘信號OSC_CLK的下降沿作為有效沿，同步控制模組202和輸出控制模組208將基礎時鐘信號OSC_CLK的上升沿作為有效沿。
圖9示出了根據本發明實施例的數位鎖相環電路的控制流程圖。如圖9所示，根據本發明實施例的數位鎖相環電路的控制流程包括：當基礎時鐘信號OSC_CLK的有效沿來臨時，判斷輸入週期信號Sin的有效沿是否來臨(即，輸入表徵信號Sin_start是否處於有效位準(例如，高位準))；當輸入週期信號Sin的有效沿來臨時(即，輸入表徵信號Sin_start處於有效位準時)，對時鐘計數結果Nsin進行更新，對時鐘計數器進行清零，對輸出時鐘控 制變數DPLL_SUM進行初始化，並對基礎時鐘控制變數OSC_SUM進行初始化；當輸入週期信號Sin的有效沿沒有來臨時(即，輸入表徵信號Sin_start處於非有效位準(例如，低位準)時)，時鐘計數器的計數數目加1，對輸出時鐘控制變數DPLL_SUM進行累加，並對基礎時鐘控制變數OSC_SUM進行累加；判斷基礎時鐘控制變數OSC_SUM是否大於輸出時鐘控制變數DPLL_SUM；如果基礎時鐘控制變數OSC_SUM大於輸出時鐘控制變數DPLL_SUM，則輸出控制信號DPLL_PASS為邏輯1，輸出基礎時鐘信號OSC_CLK的下一個脈衝作為輸出時鐘信號DPLL_CLK；如果基礎時鐘控制變數OSC_SUM不大於輸出時鐘控制變數DPLL_SUM，則輸出控制信號DPLL_PASS為邏輯0，遮罩基礎時鐘信號OSC_CLK的下一個脈衝，即輸出時鐘信號DPLL_CLK為邏輯0。這裡，框1中的步驟對應基礎時鐘信號OSC_CLK的有效沿為上升沿，框2中的步驟對應基礎時鐘信號OSC_CLK的有效沿為下降沿。
圖10示出了與圖8所示的輸出控制模組208有關的多個信號的波形圖。具體地，圖10示出了在以下示例中與輸出控制模組208相關的多個信號的波形圖：基於10MHz的基礎時鐘信號OSC_CLK和1kHz的輸入週期信號Sin，產生頻率為輸入週期信號Sin的頻率的3000倍的輸出時鐘信號DPLL_CLK；時鐘計數結果Nsin為10,000，輸出時鐘信號DPLL_CLK的頻率與輸入週期信號Sin的頻率之間的預設倍頻係數Nset為3,000；當輸入週期信號Sin的上升沿來臨時(即，Sin_start處於有效位準時)，基礎時鐘控制變數OSC_SUM和輸出時鐘控制變數DPLL_SUM在基礎時鐘信號OSC_CLK的上升沿來臨時分別被初始化至4500(1.5Nset)和10,000(Nsin)，輸出控制信號DPLL_PASS在基礎時鐘信號OSC_CLK的下降沿來臨時被更新為邏輯0，遮罩基礎時鐘信號OSC_CLK的下一個脈衝，依次類推，後續的基礎時鐘控制信號OSC_CLK與輸出時鐘信號DPLL_CLK的對應結果如下：
Figure 111105475-A0101-12-0007-2
Figure 111105475-A0101-12-0008-3
從圖10可以看出，輸出時鐘信號DPLL_CLK與基礎時鐘信號OSC_CLK的時鐘沿同步；由於基礎時鐘信號OSC_CLK的頻率(10MHz)與輸出時鐘信號DPLL_CLK的頻率(3MHz)並非整數倍關係，所以輸出時鐘信號DPLL_CLK並非均勻分佈，其計數/計時最大偏差為基礎時鐘信號OSC_CLK的0.5個週期(50ns)。以長時間來看，輸出時鐘信號DPLL_CLK被用於計數計時等功能時，1s的誤差量為50ns/1s(億分之5)，1ms的誤差量為50ns/1ms(萬分之0.5)，其誤差幾乎可以忽略不計，且隨著基礎時鐘信號 OSC_CLK的頻率的提高，可以進一步降低其誤差。
下面，對根據本發明實施例的數位鎖相環電路所實現的效果進行數學推導：
假設在輸入表徵信號Sin_start處於有效位準時，輸出時鐘信號DPLL_CLK的任意一個上升沿為第NDPLL個上升沿，並且基礎時鐘信號OSC_CLK的、對應於輸出時鐘信號DPLL_CLK的第NDPLL個上升沿的上升沿為第NOSC個上升沿。
當基礎時鐘信號OSC_CLK的第NOSC個上升沿來臨時，基礎時鐘控制變數OSC_SUM將輸出如下計算的更新變數值：
Figure 111105475-A0101-12-0009-6
當基礎時鐘信號OSC_CLK的第NOSC個上升沿來臨時，輸出時鐘控制變數DPLL_SUM將輸出如下計算的更新變數值：
Figure 111105475-A0101-12-0009-7
由根據本發明實施例的數位鎖相環電路的工作機制可知：
Figure 111105475-A0101-12-0009-8
結合(1)、(2)、(3)可以得到：
Figure 111105475-A0101-12-0009-9
即，輸出時鐘信號DPLL_CLK的第NDPLL個脈衝需要在基礎時 鐘信號OSC_CLK的第
Figure 111105475-A0101-12-0009-4
個脈衝的時刻產生，NOSC為對
Figure 111105475-A0101-12-0009-5
四捨 五入後的取整結果。
繼續上述示例：
輸出時鐘信號DPLL_CLK的第1個脈衝理論上應該在基礎時鐘信號OSC_CLK的第3.33個脈衝的時刻產生，實際在基礎時鐘信號OSC_CLK的第3個脈衝的時刻產生。
輸出時鐘信號DPLL_CLK的第2個脈衝理論上應該在基礎時鐘信號OSC_CLK的第6.67個脈衝的時刻產生，實際在基礎時鐘信號OSC_CLK的第7個脈衝的時刻產生。
輸出時鐘信號DPLL_CLK的第3個脈衝理論上應該在基礎時鐘信號OSC_CLK的第10個脈衝的時刻產生，實際在基礎時鐘信號OSC_CLK的 第10個脈衝的時刻產生。
依次類推：
輸出時鐘信號DPLL_CLK的第30個脈衝理論上應該在基礎時鐘信號OSC_CLK的第100個脈衝的時刻產生，實際在基礎時鐘信號OSC_CLK的第100個脈衝的時刻產生。
輸出時鐘信號DPLL_CLK的第3000(Nset)個脈衝理論上應該在基礎時鐘信號OSC_CLK的第10000(Nsin)個脈衝的時刻產生，此時對應輸入表徵信號Sin_start的下一個脈衝來臨，一個週期結束。
根據本發明實施例的數位鎖相環電路可以保證在輸入週期信號Sin的一個週期內近似均勻地產生Nset個週期的輸出時鐘信號DPLL_CLK，從而實現對輸入週期信號Sin的Nset倍頻。雖然基礎時鐘信號OSC_CLK的頻率會對根據本發明實施例的數位鎖相環電路的運算過程產生影響，但不會對輸出時鐘信號DPLL_CLK產生明顯的影響。利用不同頻率的基礎時鐘信號OSC_CLK(只要其頻率高於輸出時鐘信號DPLL_CLK的預期頻率)，都可以達到輸入週期信號Sin的Nset倍頻效果，因此對基礎時鐘信號OSC_CLK的頻率精度要求不高。而對於輸入週期信號Sin的頻率發生變化的情況，時鐘計數結果Nsin將在輸入週期信號Sin的一個週期結束時立即被更新，所以其回應只滯後1個週期，遠快於類比鎖相環電路，並且不會存在類比鎖相環電路中的環路濾波器所帶來的振盪問題。另外，對於輸入週期信號Sin的頻率較低的情況，只需要保證相應變數(例如，Nsin，OSC_SUM，DPLL_SUM)的位寬足夠、不發生溢出即可，如此可以使得根據本發明實施例的數位鎖相環電路在輸入週期信號Sin的頻率範圍較寬的情況下也可以正常工作。
綜上所述，根據本發明實施例的數位鎖相環電路僅需要使用加法器、比較器、觸發器等元件即可實現輸入週期信號與輸出時鐘信號的同步(頻率和相位兩方面的同步)，無需使用乘除法等運算單元，極大地簡化了運算及電路設計複雜度。
本發明可以以其他的具體形式實現，而不脫離其精神和本質特徵。例如，特定實施例中所描述的演算法可以被修改，而系統體系結構並不脫離本發明的基本精神。因此，當前的實施例在所有方面都被看作是示例性的而 非限定性的，本發明的範圍由所附請求項而非上述描述定義，並且，落入請求項的含義和等同物的範圍內的全部改變從而都被包括在本發明的範圍之中。
200:數位鎖相環電路
202:同步控制模組
204:計數控制模組
206:運算控制模組
208:輸出控制模組
DPLL_CLK:輸出時鐘訊號
Nset:預設倍頻係數
OSC_CLK:基礎時鐘訊號
Sin:輸入週期訊號

Claims (20)

  1. 一種數位鎖相環電路，包括：
    同步控制模組，被配置為基於基礎時鐘信號和輸入週期信號，產生表徵所述輸入週期信號相對於所述基礎時鐘信號的週期性變化的輸入表徵信號；
    計數控制模組，被配置為基於所述基礎時鐘信號和所述輸入表徵信號，產生表徵所述輸入表徵信號的週期與所述基礎時鐘信號的週期之間的倍數關係的時鐘計數結果；
    運算控制模組，被配置為基於輸出時鐘信號的頻率與所述輸入週期信號的頻率之間的預設倍頻係數產生基礎時鐘控制變數，並基於所述時鐘計數結果產生輸出時鐘控制變數；以及
    輸出控制模組，被配置為基於所述基礎時鐘控制變數和所述輸出時鐘控制變數產生輸出控制信號，並基於所述輸出控制信號和所述基礎時鐘信號產生所述輸出時鐘信號。
  2. 根據請求項1所述的數位鎖相環電路，其中，所述同步控制模組進一步被配置為：
    基於所述基礎時鐘信號和所述輸入週期信號，利用第一D觸發器產生第一表徵信號；
    基於所述基礎時鐘信號和所述第一表徵信號，利用第二D觸發器產生第二表徵信號；以及
    基於所述第二表徵信號的反相信號和所述第一表徵信號，利用第一及閘產生所述輸入表徵信號。
  3. 根據請求項1所述的數位鎖相環電路，其中，所述計數控制模組進一步被配置為：
    當所述輸入表徵信號處於非有效位準時，利用時鐘計數器對所述基礎時鐘信號的週期數目進行計數；
    當所述輸入表徵信號處於有效位準時，將所述時鐘計數器的計數結果更新至所述時鐘計數結果並將所述時鐘計數器清零。
  4. 根據請求項1所述的數位鎖相環電路，其中，所述運算控制模 組進一步被配置為：
    當所述輸入表徵信號處於有效位準時，基於所述輸出時鐘信號的頻率與所述輸入週期信號的頻率之間的預設倍頻係數對所述基礎時鐘控制變數進行初始化；以及
    當所述輸入表徵信號處於非有效位準時，基於所述輸出時鐘信號的頻率與所述輸入週期信號的頻率之間的預設倍頻係數對所述基礎時鐘控制變數進行更新。
  5. 根據請求項4所述的數位鎖相環電路，其中，所述運算控制模組進一步被配置為：
    基於所述基礎時鐘控制變數在所述基礎時鐘信號的前一個有效沿來臨時更新的變數值和所述輸出時鐘信號的頻率與所述輸入週期信號的頻率之間的預設倍頻係數，計算所述基礎時鐘控制變數的更新變數值；以及
    在所述基礎時鐘信號的當前有效沿來臨時，利用所計算的更新變數值來更新所述基礎時鐘控制變數。
  6. 根據請求項1所述的數位鎖相環電路，其中，所述運算控制模組進一步被配置為：
    當所述輸入表徵信號處於有效位準時，基於所述時鐘計數結果對所述輸出時鐘控制變數進行初始化；以及
    當所述輸入表徵信號處於非有效位準時，基於所述時鐘計數結果對所述輸出時鐘控制變數進行更新。
  7. 根據請求項6所述的數位鎖相環電路，其中，所述運算控制模組進一步被配置為：
    基於所述輸出時鐘控制變數在所述基礎時鐘信號的前一個有效沿來臨時更新的變數值、所述時鐘計數結果、以及所述輸出控制信號，計算所述輸出時鐘控制變數的更新變數值，其中，所述輸出控制信號表徵所述基礎時鐘控制變數和所述輸出時鐘控制變數在所述基礎時鐘信號的前一個有效沿來臨時更新的變數值之間的大小對比關係；以及
    在所述基礎時鐘信號的當前有效沿來臨時，利用所計算的更新變數值來更新所述輸出時鐘控制變數。
  8. 根據請求項7所述的數位鎖相環電路，其中，所述輸出控制信號在所述基礎時鐘控制變數大於所述輸出時鐘控制變數時為邏輯1，在所述基礎時鐘控制變數不大於所述輸出時鐘控制變數時為邏輯0。
  9. 根據請求項1所述的數位鎖相環電路，其中，所述輸出控制模組進一步被配置為：
    基於所述基礎時鐘控制變數和所述輸出時鐘控制變數，利用比較器產生變數比較信號；
    基於所述基礎時鐘信號和所述變數比較信號，利用第三D觸發器產生所述輸出控制信號；以及
    基於所述基礎時鐘信號和所述輸出控制信號，利用第二及閘產生所述輸出時鐘信號。
  10. 根據請求項1所述的數位鎖相環電路，其中，所述計數控制模組和所述運算控制模組將所述基礎時鐘信號的上升沿作為有效沿，所述同步控制模組和所述輸出控制模組將所述基礎時鐘信號的下降沿作為有效沿，或者
    所述計數控制模組和所述運算控制模組將所述基礎時鐘信號的下降沿作為有效沿，所述同步控制模組和所述輸出控制模組將所述基礎時鐘信號的上升沿作為有效沿。
  11. 一種由數位鎖相環電路實現的控制方法，包括：
    基於基礎時鐘信號和輸入週期信號，產生表徵所述輸入週期信號相對於所述基礎時鐘信號的週期性變化的輸入表徵信號；
    基於所述基礎時鐘信號和所述輸入表徵信號，產生表徵所述輸入表徵信號的週期與所述基礎時鐘信號的週期之間的倍數關係的時鐘計數結果；
    基於輸出時鐘信號的頻率與所述輸入週期信號的頻率之間的預設倍頻係數產生基礎時鐘控制變數，並基於所述時鐘計數結果產生輸出時鐘控制變數；以及
    基於所述基礎時鐘控制變數和所述輸出時鐘控制變數產生輸出控制信號，並基於所述輸出控制信號和所述基礎時鐘信號產生輸出時鐘信號。
  12. 根據請求項11所述的控制方法，其中，產生所述輸入表徵信號的處理包括：
    基於所述基礎時鐘信號和所述輸入週期信號，利用第一D觸發器產生第一表徵信號；
    基於所述基礎時鐘信號和所述第一表徵信號，利用第二D觸發器產生第二表徵信號；以及
    基於所述第二表徵信號的反相信號和所述第一表徵信號，利用第一及閘產生所述輸入表徵信號。
  13. 根據請求項11所述的控制方法，其中，產生所述時鐘計數結果的處理包括：
    當所述輸入表徵信號處於非有效位準時，利用時鐘計數器對所述基礎時鐘信號的週期數目進行計數；
    當所述輸入表徵信號處於有效位準時，將所述時鐘計數器的計數結果更新至所述時鐘計數結果並將所述時鐘計數器清零。
  14. 根據請求項11所述的控制方法，其中，產生所述基礎時鐘控制變數的處理包括：
    當所述輸入表徵信號處於有效位準時，基於所述輸出時鐘信號的頻率與所述輸入週期信號的頻率之間的預設倍頻係數對所述基礎時鐘控制變數進行初始化；以及
    當所述輸入表徵信號處於非有效位準時，基於所述輸出時鐘信號的頻率與所述輸入週期信號的頻率之間的預設倍頻係數對所述基礎時鐘控制變數進行更新。
  15. 根據請求項14所述的控制方法，其中，對所述基礎時鐘控制變數進行更新的處理包括：
    基於所述基礎時鐘控制變數在所述基礎時鐘信號的前一個有效沿來臨時更新的變數值和所述輸出時鐘信號的頻率與所述輸入週期信號的頻率之間的預設倍頻係數，計算所述基礎時鐘控制變數的更新變數值；以及
    在所述基礎時鐘信號的當前有效沿來臨時，利用所計算的更新變數值來更新所述基礎時鐘控制變數。
  16. 根據請求項11所述的控制方法，其中，產生所述輸出時鐘控制變數的處理包括：
    當所述輸入表徵信號處於有效位準時，基於所述時鐘計數結果對所述輸出時鐘控制變數進行初始化；以及
    當所述輸入表徵信號處於非有效位準時，基於所述時鐘計數結果對所述輸出時鐘控制變數進行更新。
  17. 根據請求項16所述的控制方法，其中，對所述輸出時鐘控制變數進行更新的處理包括：
    基於所述輸出時鐘控制變數在所述基礎時鐘信號的前一個有效沿來臨時更新的變數值、所述時鐘計數結果、以及所述輸出控制信號，計算所述輸出時鐘控制變數的更新變數值，其中，所述輸出控制信號表徵所述基礎時鐘控制變數和所述輸出時鐘控制變數在所述基礎時鐘信號的前一個有效沿來臨時更新的變數值之間的大小對比關係；以及
    在所述基礎時鐘信號的當前有效沿來臨時，利用所計算的更新變數值來更新所述輸出時鐘控制變數。
  18. 根據請求項17所述的控制方法，其中，所述輸出控制信號在所述基礎時鐘控制變數大於所述輸出時鐘控制變數時為邏輯1，在所述基礎時鐘控制變數不大於所述輸出時鐘控制變數時為邏輯0。
  19. 根據請求項11所述的控制方法，其中，產生所述輸出時鐘信號的處理包括：
    基於所述基礎時鐘控制變數和所述輸出時鐘控制變數，利用比較器產生變數比較信號；
    基於所述基礎時鐘信號和所述變數比較信號，利用第三D觸發器產生所述輸出控制信號；以及
    基於所述基礎時鐘信號和所述輸出控制信號，利用第二及閘產生所述輸出時鐘信號。
  20. 根據請求項11所述的控制方法，其中，產生所述時鐘計數結果的處理和產生所述基礎時鐘控制變數和所述輸出時鐘控制變數的處理將所述基礎時鐘信號的上升沿作為有效沿，產生所述輸入表徵信號的處理和產生所述輸出時鐘信號的處理將所述基礎時鐘信號的下降沿作為有效沿，或
    產生所述時鐘計數結果的處理和產生所述基礎時鐘控制變數和所述輸出時 鐘控制變數的處理將所述基礎時鐘信號的下降沿作為有效沿，產生所述輸入表徵信號的處理和產生所述輸出時鐘信號的處理將所述基礎時鐘信號的上升沿作為有效沿。
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