JP2570278B2 - シンドロ−ム計算方法 - Google Patents
シンドロ−ム計算方法Info
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- JP2570278B2 JP2570278B2 JP62051061A JP5106187A JP2570278B2 JP 2570278 B2 JP2570278 B2 JP 2570278B2 JP 62051061 A JP62051061 A JP 62051061A JP 5106187 A JP5106187 A JP 5106187A JP 2570278 B2 JP2570278 B2 JP 2570278B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばEBUが提唱するRDS（Radio Data Sys
tem）に用いられる巡回符号に使用して好適なシンドロ
ーム計算方法に関する。
tem）に用いられる巡回符号に使用して好適なシンドロ
ーム計算方法に関する。
本発明はシンドローム計算方法に関し、所定のシンド
ロームの計算されている計算手段にさらに次の１ビット
を供給して得たシンドロームと１符号長前のビットとを
用いることにより、簡単な構成で１ビットシフトした符
号のシンドロームが得られるようにしたものである。
ロームの計算されている計算手段にさらに次の１ビット
を供給して得たシンドロームと１符号長前のビットとを
用いることにより、簡単な構成で１ビットシフトした符
号のシンドロームが得られるようにしたものである。
例えばEBUが提唱するRDSにおいては、57kHzのサブキ
ャリアを用いて約1.2Kbpsのデジタル情報をFM放送信号
等の音声信号放送に多重化しようとするものである〔イ
ービーユー，テック3244−イ−，イービーユーテクニカ
ルセンター（EBU,Tech.3244−E,EBU Technical centr
e）1984年３月発行参照〕 このRDSにおいて、デジタル信号の誤り検出・訂正符
号の生成は例えば ｇ（ｘ）＝x10＋x8＋x7＋x5＋x4＋x3＋１ の生成多項式ｇ（ｘ）を用いて行われる。従ってこの周
期は341であり、このまま符号として用いた場合には、
情報ビット331ビット＋訂正用ビット10ビットの符号と
なるが、RDSではさらにこれを第325番目のビットから一
巡して第９番目のビットまでの26ビット（情報ビット16
ビット＋訂正用ビット10ビット）のみを用い他は“0"と
して短縮化（符号長26ビット、シフト量325ビット）を
行うことにより、特にバースト誤りに対する検出・訂正
能力を高めるようにしている。
ャリアを用いて約1.2Kbpsのデジタル情報をFM放送信号
等の音声信号放送に多重化しようとするものである〔イ
ービーユー，テック3244−イ−，イービーユーテクニカ
ルセンター（EBU,Tech.3244−E,EBU Technical centr
e）1984年３月発行参照〕 このRDSにおいて、デジタル信号の誤り検出・訂正符
号の生成は例えば ｇ（ｘ）＝x10＋x8＋x7＋x5＋x4＋x3＋１ の生成多項式ｇ（ｘ）を用いて行われる。従ってこの周
期は341であり、このまま符号として用いた場合には、
情報ビット331ビット＋訂正用ビット10ビットの符号と
なるが、RDSではさらにこれを第325番目のビットから一
巡して第９番目のビットまでの26ビット（情報ビット16
ビット＋訂正用ビット10ビット）のみを用い他は“0"と
して短縮化（符号長26ビット、シフト量325ビット）を
行うことにより、特にバースト誤りに対する検出・訂正
能力を高めるようにしている。
従ってこのような巡回符号からシンドロームＳ（ｘ）
を計算するには、受信データをｚ（ｘ）（ｚ（ｘ）は25
次の多項式）とすれば、 Ｓ（ｘ）＝ｚ（ｘ）x325modg（ｘ） として求めることができる。そこでこのような計算を行
う計算手段として例えば以下に述べるようなものが提案
されている。
を計算するには、受信データをｚ（ｘ）（ｚ（ｘ）は25
次の多項式）とすれば、 Ｓ（ｘ）＝ｚ（ｘ）x325modg（ｘ） として求めることができる。そこでこのような計算を行
う計算手段として例えば以下に述べるようなものが提案
されている。
第２図において10段（D0〜D9）のシフトレジスタから
なるシンドロームレジスタ（100）が設けられ、例えば
破線図示の入力端子（101）に供給される入力データが
各段間に設けられたmod2加算器（EX0〜EX9）の内の加算
器EX0、EX1、EX3、EX4、EX8、EX9に供給されると共に、
終段D9の出力信号が加算器EX0、EX3、EX4、EX5、EX7、E
X9に帰還される。またレジスタの各段（D0〜D9）には供
給されるデータに同期したデータクロックと任意のクリ
ア信号が供給される。
なるシンドロームレジスタ（100）が設けられ、例えば
破線図示の入力端子（101）に供給される入力データが
各段間に設けられたmod2加算器（EX0〜EX9）の内の加算
器EX0、EX1、EX3、EX4、EX8、EX9に供給されると共に、
終段D9の出力信号が加算器EX0、EX3、EX4、EX5、EX7、E
X9に帰還される。またレジスタの各段（D0〜D9）には供
給されるデータに同期したデータクロックと任意のクリ
ア信号が供給される。
これによって例えば各段（D0〜D9）がクリアされた状
態から入力端子（101）に連続した26ビットの巡回符号
が供給されることにより、26ビット目が供給された時点
で各段（D0〜D9）に生成多項式ｇ（ｘ）によるシンドロ
ームが算出される。従ってこの時点で各段（D0〜D9）の
値が全て“0"または所定のオフセット値となっているこ
とで、入力された巡回信号に誤りが無いことを検出する
ことができる。
態から入力端子（101）に連続した26ビットの巡回符号
が供給されることにより、26ビット目が供給された時点
で各段（D0〜D9）に生成多項式ｇ（ｘ）によるシンドロ
ームが算出される。従ってこの時点で各段（D0〜D9）の
値が全て“0"または所定のオフセット値となっているこ
とで、入力された巡回信号に誤りが無いことを検出する
ことができる。
ところで上述のRDSにおいて伝送されるデータ列には
特別な同期パターン等は設けられておらず、上述の26ビ
ットの巡回符号は何等区切り等を設けられずに連続して
伝送されている。そこでこのように連続して伝送される
データ列から巡回符号の区切りの位置を検出するには、
例えば第３図に示すように連続して伝送されるデータ列
（z0、z1、z2…）の中から任意の26ビットの範囲ａに取
出し、このデータのシンドロームを計算する。さらにこ
の範囲を１ビットシフトした範囲ｂについても同期にシ
ンドロームを計算し、以下順次範囲をシフトしながらシ
ンドロームを繰り返し計算して行く。そしてこの算出さ
れたシンドロームが全て“0"または所定のオフセット値
になった時点でそのときの範囲が巡回符号に相当してい
ることが判別され、以後この範囲を基準にして順次26ビ
ットずつ区切ることによって巡回符号を順次取出すこと
ができるようになる。
特別な同期パターン等は設けられておらず、上述の26ビ
ットの巡回符号は何等区切り等を設けられずに連続して
伝送されている。そこでこのように連続して伝送される
データ列から巡回符号の区切りの位置を検出するには、
例えば第３図に示すように連続して伝送されるデータ列
（z0、z1、z2…）の中から任意の26ビットの範囲ａに取
出し、このデータのシンドロームを計算する。さらにこ
の範囲を１ビットシフトした範囲ｂについても同期にシ
ンドロームを計算し、以下順次範囲をシフトしながらシ
ンドロームを繰り返し計算して行く。そしてこの算出さ
れたシンドロームが全て“0"または所定のオフセット値
になった時点でそのときの範囲が巡回符号に相当してい
ることが判別され、以後この範囲を基準にして順次26ビ
ットずつ区切ることによって巡回符号を順次取出すこと
ができるようになる。
従って上述の巡回符号の区切りの位置を検出するに
は、１ビットずつシフトしたシンドロームの計算を行う
必要があるが、上述したように従来のシンドロームの計
算ではレジスタ（100）の各段（D0〜D9）をクリアした
状態から始めなければならず、単純に次のビットを入力
しただけではシフトしたシンドロームの計算を行うこと
はできない。
は、１ビットずつシフトしたシンドロームの計算を行う
必要があるが、上述したように従来のシンドロームの計
算ではレジスタ（100）の各段（D0〜D9）をクリアした
状態から始めなければならず、単純に次のビットを入力
しただけではシフトしたシンドロームの計算を行うこと
はできない。
これに対して上述の文献では、各データクロックの間
に上述のシンドロームの計算を行う装置を提案してい
る。
に上述のシンドロームの計算を行う装置を提案してい
る。
すなわち第２図において、実線図示の入力端子（11）
に供給される入力データが26ビットのシフトレジスタ
（12）のＡ入力に供給される。そしてこのシフトレジス
タ（12）の出力が上述のシンドロームレジスタ（100）
に供給（入力端子（101））されると共に、シフトレジ
スタ（12）のＢ入力に供給される。
に供給される入力データが26ビットのシフトレジスタ
（12）のＡ入力に供給される。そしてこのシフトレジス
タ（12）の出力が上述のシンドロームレジスタ（100）
に供給（入力端子（101））されると共に、シフトレジ
スタ（12）のＢ入力に供給される。
また入力端子（13）に供給される入力データに同期し
たデータクロックがフリップフロップ回路（14）のセッ
ト端子Ｓに供給され、このフリップフロップ回路（14）
のＱ出力がアンド回路（15）を通じてカウンタ（16）の
リセット端子に供給される。さらにデータクロックの30
倍以上の周波数の発振器（17）からの信号がカウンタ
（16）のクロック端子CLに供給される。
たデータクロックがフリップフロップ回路（14）のセッ
ト端子Ｓに供給され、このフリップフロップ回路（14）
のＱ出力がアンド回路（15）を通じてカウンタ（16）の
リセット端子に供給される。さらにデータクロックの30
倍以上の周波数の発振器（17）からの信号がカウンタ
（16）のクロック端子CLに供給される。
さらにこのカウンタ（18）の“27"のカウント値を示
す信号がフリップフロップ回路（18）のセット端子Ｓに
供給されると共に“0"のカウント値を示す信号がリセッ
ト端子Ｒに供給され、このＱ出力がアンド回路（15）に
供給される。またカウンタ（16）の“1"のカウント値を
示す信号がフリップフロップ回路（14）のリセット端子
Ｒに供給される。さらにカウンタ（16）の“27"のカウ
ント値を示す信号がフリップフロップ回路（19）のセッ
ト端子Ｓに供給されると共に“1"のカウント値を示す信
号がリセット端子Ｒに供給される。
す信号がフリップフロップ回路（18）のセット端子Ｓに
供給されると共に“0"のカウント値を示す信号がリセッ
ト端子Ｒに供給され、このＱ出力がアンド回路（15）に
供給される。またカウンタ（16）の“1"のカウント値を
示す信号がフリップフロップ回路（14）のリセット端子
Ｒに供給される。さらにカウンタ（16）の“27"のカウ
ント値を示す信号がフリップフロップ回路（19）のセッ
ト端子Ｓに供給されると共に“1"のカウント値を示す信
号がリセット端子Ｒに供給される。
そしてこのフリップフロップ回路（18）（19）の出
力がそれぞれアンド回路（20）（21）に供給され、また
発振器（17）からの信号がアンド回路（20）（21）に供
給されると共に、アンド回路（20）のアンド出力がシフ
トレジスタ（12）のクロック端子CLに供給され、またア
ンド回路（21）のアンド出力が上述のシンドロームレジ
スタ（100）の各段（D0〜D9）のクロック端子に供給さ
れる。さらにフリップフロップ回路（19）のＱ出力がシ
フトレジスタ（12）の入力制御端子に供給され、このＱ
出力が高電位の期間にＡ入力が選択されると共に、この
Ｑ出力がシンドロームレジスタ（100）の各段（D0〜
D9）のクリア端子に供給される。
力がそれぞれアンド回路（20）（21）に供給され、また
発振器（17）からの信号がアンド回路（20）（21）に供
給されると共に、アンド回路（20）のアンド出力がシフ
トレジスタ（12）のクロック端子CLに供給され、またア
ンド回路（21）のアンド出力が上述のシンドロームレジ
スタ（100）の各段（D0〜D9）のクロック端子に供給さ
れる。さらにフリップフロップ回路（19）のＱ出力がシ
フトレジスタ（12）の入力制御端子に供給され、このＱ
出力が高電位の期間にＡ入力が選択されると共に、この
Ｑ出力がシンドロームレジスタ（100）の各段（D0〜
D9）のクリア端子に供給される。
従ってこの装置によれば、１ビットのデータと１個の
データクロックとが入力端子（11）及び（13）に供給さ
れると、まず入力端子（11）のデータがシフトレジスタ
（12）に取込まれると共に発振器（17）からのデータク
ロックの30倍の周波数の高速信号が27パルス供給されて
シフトレジスタ（12）が高速で読出され、この読出され
た信号がシンドロームレジスタ（100）に供給される。
またシンドロームレジスタ（100）にはシフトレジスタ
（12）の読出しより１パルス周期遅れた時点から上述の
高速信号が26パルス供給され、これによってシンドロー
ムレジスタ（100）ではシフトレジスタ（12）からの最
初のビットが排除され、以後新規のデータ１ビットを加
えた26ビットについてシンドロームの計算が行われる。
さらにこの計算が終了した時点から、次のデータクロッ
クが供給されて高速信号の１パルス周期が経過するまで
の期間にシンドロームレジスタ（100）がクリアされ、
またこの期間にシフトレジスタ（12）の入力がＡに切換
られ他の期間にＢに切換えられることによって、シフト
レジスタ（12）には新規のデータ１ビットを加えた26ビ
ットが保存される。
データクロックとが入力端子（11）及び（13）に供給さ
れると、まず入力端子（11）のデータがシフトレジスタ
（12）に取込まれると共に発振器（17）からのデータク
ロックの30倍の周波数の高速信号が27パルス供給されて
シフトレジスタ（12）が高速で読出され、この読出され
た信号がシンドロームレジスタ（100）に供給される。
またシンドロームレジスタ（100）にはシフトレジスタ
（12）の読出しより１パルス周期遅れた時点から上述の
高速信号が26パルス供給され、これによってシンドロー
ムレジスタ（100）ではシフトレジスタ（12）からの最
初のビットが排除され、以後新規のデータ１ビットを加
えた26ビットについてシンドロームの計算が行われる。
さらにこの計算が終了した時点から、次のデータクロッ
クが供給されて高速信号の１パルス周期が経過するまで
の期間にシンドロームレジスタ（100）がクリアされ、
またこの期間にシフトレジスタ（12）の入力がＡに切換
られ他の期間にＢに切換えられることによって、シフト
レジスタ（12）には新規のデータ１ビットを加えた26ビ
ットが保存される。
この動作が１ビットのデータ及び１個のデータクロッ
クの供給ごとに繰り返されることによって、１ビットず
つ順次シフトされたデータのシンドローム決算を行うこ
とができる。
クの供給ごとに繰り返されることによって、１ビットず
つ順次シフトされたデータのシンドローム決算を行うこ
とができる。
ところがこの装置において、巡回符号の区切りの位置
の検出だけのためにフリップフロップ回路（14）〜アン
ド回路（21）の回路を設けなければならず、またこのた
めにシフトレジスタ（12）及びシンドロームレジスタ
（100）に高速信号で駆動可能なものを設ける必要があ
るなど、装置の本来の動作機能に不要な構成を多数設け
る必要が生じてしまう。
の検出だけのためにフリップフロップ回路（14）〜アン
ド回路（21）の回路を設けなければならず、またこのた
めにシフトレジスタ（12）及びシンドロームレジスタ
（100）に高速信号で駆動可能なものを設ける必要があ
るなど、装置の本来の動作機能に不要な構成を多数設け
る必要が生じてしまう。
以上述べたように従来の技術では、巡回符号の区切り
位置の検出だけのために、装置の本来の動作機能に不要
な構成を多数設けなければならないなどの問題点があっ
た。
位置の検出だけのために、装置の本来の動作機能に不要
な構成を多数設けなければならないなどの問題点があっ
た。
本発明は、符号長ｎビット・シフト量Ｐビットで形成
された巡回符号から生成多項式ｇ（ｘ）を用いてシンド
ロームを計算するに当り、上記生成多項式ｇ（ｘ）を用
いてシンドロームの計算を行う計算手段〔シンドローム
レジスタ（100）〕が設けられ、連続するデータ列の任
意のｎビットを上記計算手段に供給してシンドローム
（S0（ｘ）〕を算出した後、上記データ列の次の１ビッ
トを上記計算手段に供給して得たシンドローム〔S
1（ｘ）′〕に上記任意のｎビットの先頭の１ビット
〔シフトレジスタ（３）〕に xn+Pmodg（ｘ） を掛けた値を加算〔mod2加算器（EX0〜EX10）〕するこ
とにより、上記データ列の上記任意のｎビットから１ビ
ットシフトしたｎビットに対するシンドローム〔S
1（ｘ）〕を得るようにしたシンドローム計算方法であ
る。
された巡回符号から生成多項式ｇ（ｘ）を用いてシンド
ロームを計算するに当り、上記生成多項式ｇ（ｘ）を用
いてシンドロームの計算を行う計算手段〔シンドローム
レジスタ（100）〕が設けられ、連続するデータ列の任
意のｎビットを上記計算手段に供給してシンドローム
（S0（ｘ）〕を算出した後、上記データ列の次の１ビッ
トを上記計算手段に供給して得たシンドローム〔S
1（ｘ）′〕に上記任意のｎビットの先頭の１ビット
〔シフトレジスタ（３）〕に xn+Pmodg（ｘ） を掛けた値を加算〔mod2加算器（EX0〜EX10）〕するこ
とにより、上記データ列の上記任意のｎビットから１ビ
ットシフトしたｎビットに対するシンドローム〔S
1（ｘ）〕を得るようにしたシンドローム計算方法であ
る。
これによれば、この方法を用いて装置を実現した場合
の回路構成が極めて簡単になり、また高速の駆動を行わ
せる必要がないので、極めて安定かつ容易に順次１ビッ
トずつシフトする巡回符号のシンドローム計算を行うこ
とができる。
の回路構成が極めて簡単になり、また高速の駆動を行わ
せる必要がないので、極めて安定かつ容易に順次１ビッ
トずつシフトする巡回符号のシンドローム計算を行うこ
とができる。
ところで上述のRDSにおいて、供給されるデータ列が ｛…C0,C1,C2……C25,C26,C27…｝ であるとして、例えばシンドロームレジスタ（100）に
て（C0〜C25）のシンドロームが計算されているとする
と、このシンドロームS0（ｘ）は S0（ｘ）＝｛C0x25×C1x24＋…＋C25｝x325modg（ｘ） となる。
て（C0〜C25）のシンドロームが計算されているとする
と、このシンドロームS0（ｘ）は S0（ｘ）＝｛C0x25×C1x24＋…＋C25｝x325modg（ｘ） となる。
ここでこのシンドロームレジスタをクリアせずに次の
C26を入力すると、これによって計算されるシンドロー
ムS1（ｘ）′は S1（ｘ）′＝｛C0x26＋C1x25＋ …＋C25x＋C26｝x325modg（ｘ） となり、ここで ｛C1x25＋…＋C25x＋C26｝x325modg（ｘ） ＝S1（ｘ） であるから、 S1（ｘ）′＝C0x351modg（ｘ）＋S1（ｘ） となり、さらに C0x351modg（ｘ）＝C0x10modg（ｘ） ＝C0（x8＋x7＋x5＋x4＋x3＋１） とおいて、 S1（ｘ）＝S1（ｘ）′＋C0（x8＋x7＋x5＋x4＋x3＋１） となり、この式を用いて１ビットシフトされた巡回符号
のシンドロームS1（ｘ）を求めることができる。なお上
述の式で（＋）はmod2加算を示す。
C26を入力すると、これによって計算されるシンドロー
ムS1（ｘ）′は S1（ｘ）′＝｛C0x26＋C1x25＋ …＋C25x＋C26｝x325modg（ｘ） となり、ここで ｛C1x25＋…＋C25x＋C26｝x325modg（ｘ） ＝S1（ｘ） であるから、 S1（ｘ）′＝C0x351modg（ｘ）＋S1（ｘ） となり、さらに C0x351modg（ｘ）＝C0x10modg（ｘ） ＝C0（x8＋x7＋x5＋x4＋x3＋１） とおいて、 S1（ｘ）＝S1（ｘ）′＋C0（x8＋x7＋x5＋x4＋x3＋１） となり、この式を用いて１ビットシフトされた巡回符号
のシンドロームS1（ｘ）を求めることができる。なお上
述の式で（＋）はmod2加算を示す。
すなわち連続するデータ列の任意の26ビットをシンド
ロームレジスタ（100）に供給してシンドロームS
0（ｘ）を算出した後、データ列の次の１ビットをシン
ドロームレジスタ（100）に供給して得たシンドロームS
1（ｘ）′に前の26ビットの先頭の１ビットに x10modg（ｘ）＝x8＋x7＋x5＋x4＋x3＋１ を掛けた値を加算することにより、データ列の任意の26
ビットから１ビットシフトした26ビットに対するシンド
ロームS1（ｘ）を得ることができる。
ロームレジスタ（100）に供給してシンドロームS
0（ｘ）を算出した後、データ列の次の１ビットをシン
ドロームレジスタ（100）に供給して得たシンドロームS
1（ｘ）′に前の26ビットの先頭の１ビットに x10modg（ｘ）＝x8＋x7＋x5＋x4＋x3＋１ を掛けた値を加算することにより、データ列の任意の26
ビットから１ビットシフトした26ビットに対するシンド
ロームS1（ｘ）を得ることができる。
さらに第１図は上述の方法を実現するための装置の一
例を示す。この図において、入力端子（１）（２）に供
給されるデータ入力とデータクロックがそのままシンド
ロームレジスタ（100）に供給されると共に、26ビット
のシフトレジスタ（３）にも供給される。また上述の例
において前の26ビットの先頭ビットに掛けられる係数が
シンドローム計算の帰還位置に等しいので、シフトレジ
スタ（３）の出力とシンドロームレジスタ（100）の終
段D9の出力とがmod2加算器EX10に供給され、この加算出
力が加算器EX0,EX3,EX4,EX5,EX7,EX8に帰還される。
例を示す。この図において、入力端子（１）（２）に供
給されるデータ入力とデータクロックがそのままシンド
ロームレジスタ（100）に供給されると共に、26ビット
のシフトレジスタ（３）にも供給される。また上述の例
において前の26ビットの先頭ビットに掛けられる係数が
シンドローム計算の帰還位置に等しいので、シフトレジ
スタ（３）の出力とシンドロームレジスタ（100）の終
段D9の出力とがmod2加算器EX10に供給され、この加算出
力が加算器EX0,EX3,EX4,EX5,EX7,EX8に帰還される。
従ってこの装置において、任意の26ビットが供給され
てシンドロームS0（ｘ）が計算された後に次の１ビット
が供給されると、シンドロームレジスタ（100）でS
1（ｘ）′が計算されると同時にシフトレジスタ（３）
から前の26ビットの先頭ビットが出力され、この信号が
加算器EX10に供給されることによって上述の計算が行わ
れて次の26ビットのシンドロームS1（ｘ）が求められ
る。
てシンドロームS0（ｘ）が計算された後に次の１ビット
が供給されると、シンドロームレジスタ（100）でS
1（ｘ）′が計算されると同時にシフトレジスタ（３）
から前の26ビットの先頭ビットが出力され、この信号が
加算器EX10に供給されることによって上述の計算が行わ
れて次の26ビットのシンドロームS1（ｘ）が求められ
る。
こうしてシンドロームの計算が行われるわけである
が、上述の方法によれば、この方法を用いて装置を実現
した場合の回路構成が極めて簡単になり、また高速の駆
動を行わせる必要がないので、極めて安定かつ容易に順
次１ビットずつシフトする巡回符号のシンドローム計算
を行うことができる。
が、上述の方法によれば、この方法を用いて装置を実現
した場合の回路構成が極めて簡単になり、また高速の駆
動を行わせる必要がないので、極めて安定かつ容易に順
次１ビットずつシフトする巡回符号のシンドローム計算
を行うことができる。
さらに上述の方法によれば、シンドロームレジスタ
（100）から常にシンドロームが得られているので、必
要なタイミング（巡回符号の区切れ）でこれを取出すこ
とにより通常のシンドローム計算にも用いることがで
き、またこの場合に外部からシンドロームレジスタ（10
0）に対してクリア等の特別な制御信号を供給する必要
がなく、容易かつ安定にシンドロームの算出を行うこと
ができる。
（100）から常にシンドロームが得られているので、必
要なタイミング（巡回符号の区切れ）でこれを取出すこ
とにより通常のシンドローム計算にも用いることがで
き、またこの場合に外部からシンドロームレジスタ（10
0）に対してクリア等の特別な制御信号を供給する必要
がなく、容易かつ安定にシンドロームの算出を行うこと
ができる。
なお上述の方法において、一般的には、巡回符号の符
号長をｎ、シフト量をｐ、生成多項式をｇ（ｘ）とおい
た場合に、入力データ列を ｛…C0,C1,C2……C,Cn…｝ とすると、 S0（ｘ）＝｛C0xn-1＋C1xn-2＋…＋Cn-1｝xPmodg（ｘ） S1（ｘ）′＝｛C0xn＋C1xn-1＋… ＋Cx＋Cn｝xPmodg（ｘ） ＝C0xn+Pmodg（ｘ）＋｛C1xn-1＋ …＋Cx＋Cn｝xPmodg（ｘ） ＝C0xn+Pmodg（ｘ）＋S1（ｘ） ∴S1（ｘ）＝S1（ｘ）′＋C0xn+Pmodg（ｘ） となる。
号長をｎ、シフト量をｐ、生成多項式をｇ（ｘ）とおい
た場合に、入力データ列を ｛…C0,C1,C2……C,Cn…｝ とすると、 S0（ｘ）＝｛C0xn-1＋C1xn-2＋…＋Cn-1｝xPmodg（ｘ） S1（ｘ）′＝｛C0xn＋C1xn-1＋… ＋Cx＋Cn｝xPmodg（ｘ） ＝C0xn+Pmodg（ｘ）＋｛C1xn-1＋ …＋Cx＋Cn｝xPmodg（ｘ） ＝C0xn+Pmodg（ｘ）＋S1（ｘ） ∴S1（ｘ）＝S1（ｘ）′＋C0xn+Pmodg（ｘ） となる。
なお上述のRDSの例ではxn+Pmodg（ｘ）がシンドロー
ム計算の帰還と一致したが、一致しない場合には帰還路
とは別に加算器EX10を設けて終段D9からの信号とシフト
レジスタ（３）からの信号とを加算して任意の加算器EX
0〜EX9に供給すればよい。
ム計算の帰還と一致したが、一致しない場合には帰還路
とは別に加算器EX10を設けて終段D9からの信号とシフト
レジスタ（３）からの信号とを加算して任意の加算器EX
0〜EX9に供給すればよい。
この発明によれば、この方法を用いて装置を実現した
場合の回路構成が極めて簡単になり、また高速の駆動を
行わせる必要がないので、極めて安定かつ容易に順次１
ビットずつシフトする巡回符号のシンドローム計算を行
うことができるようになった。
場合の回路構成が極めて簡単になり、また高速の駆動を
行わせる必要がないので、極めて安定かつ容易に順次１
ビットずつシフトする巡回符号のシンドローム計算を行
うことができるようになった。
第１図は本発明の方法を実現するための装置の一例の構
成図、第２図、第３図は従来の技術の説明のための図で
ある。 （１）はデータ入力端子、（２）はデータクロック入力
端子、（３）はシフトレジスタ、（100）はシンドロー
ムレジスタ、D0〜D9はシンドロームレジスタの各段、EX
0〜EX10はmod2加算器である。
成図、第２図、第３図は従来の技術の説明のための図で
ある。 （１）はデータ入力端子、（２）はデータクロック入力
端子、（３）はシフトレジスタ、（100）はシンドロー
ムレジスタ、D0〜D9はシンドロームレジスタの各段、EX
0〜EX10はmod2加算器である。
Claims (1)
- 【請求項１】符号長ｎビット・シフト量Ｐビットで形成
された巡回符号から生成多項式ｇ（ｘ）を用いてシンド
ロームを計算するに当り、 上記生成多項式ｇ（ｘ）を用いてシンドロームの計算を
行う計算手段が設けられ、 連続するデータ列の任意のｎビットを上記計算手段に供
給してシンドロームを算出した後、 上記データ列の次の１ビットを上記計算手段に供給して
得たシンドロームに上記任意のｎビットの先頭の１ビッ
トに xn+Pmodg（ｘ） を掛けた値を加算することにより、 上記データ列の上記任意のｎビットから１ビットシフト
したｎビットに対するシンドロームを得るようにしたシ
ンドローム計算方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051061A JP2570278B2 (ja) | 1987-03-05 | 1987-03-05 | シンドロ−ム計算方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051061A JP2570278B2 (ja) | 1987-03-05 | 1987-03-05 | シンドロ−ム計算方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63217724A JPS63217724A (ja) | 1988-09-09 |
| JP2570278B2 true JP2570278B2 (ja) | 1997-01-08 |
Family
ID=12876286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62051061A Expired - Fee Related JP2570278B2 (ja) | 1987-03-05 | 1987-03-05 | シンドロ−ム計算方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570278B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3248098B2 (ja) * | 1997-05-26 | 2002-01-21 | 日本プレシジョン・サーキッツ株式会社 | シンドローム計算装置 |
-
1987
- 1987-03-05 JP JP62051061A patent/JP2570278B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＥＢＵ ＲＥＶＩＥＷ−ＴＥＣＨＮＩＣＡＬ，Ｎｏ．２０４，ＡＰＲＩＬ，１９８４（ＥＢＵ）ｐ．５０−５８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63217724A (ja) | 1988-09-09 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |