JPH0724382B2 - 符号化方法、装置及び復号化装置 - Google Patents

符号化方法、装置及び復号化装置

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JPH0724382B2
JPH0724382B2 JP2215140A JP21514090A JPH0724382B2 JP H0724382 B2 JPH0724382 B2 JP H0724382B2 JP 2215140 A JP2215140 A JP 2215140A JP 21514090 A JP21514090 A JP 21514090A JP H0724382 B2 JPH0724382 B2 JP H0724382B2
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Description

【発明の詳細な説明】 目次 A.産業上の利用分野 B.従来の技術 C.発明が解決しようとする課題 D.課題を解決するための手段 E.実施例 Ｅ−1.プレアンブルを含むデータ・フォーマット Ｅ−2.基本モデル Ｅ−3.エンコーダの入力及び出力 Ｅ−4.選択したブロック・コード用のエンコーダ及びデ
コーダ Ｅ−5.（4,6,5）コード用のエンコーダ及びデコーダ Ｅ−6.制約合計の最小値 Ｅ−7.（4,4,9）コード用のエンコーダ及びデコーダ Ｅ−8.有限状態エンコーダ Ｅ−9.（4,6,4）コード用のエンコーダ及びデコーダ Ｅ−10.論理式の表 F.発明の効果 A.産業上の利用分野 本発明は、最尤順序検出（PRML）法による部分応答通信
を利用したシステム用の、データ・コーディングに関す
る。このような通信及び検出方式は、たとえば磁気また
は光学式のデータ記憶装置やケーブルを介したデータ伝
送に有用である。具体的には、本発明は、PRMLシステム
において、データ・シーケンスの前にくるタイミング・
プレアンブルを認識するのに要する時間を短縮して、受
信機で正しいタイミングと利得獲得が得られるように
し、かつ任意のデータ・シーケンスとタイミング・プレ
アンブルの区別をより確実にするための、データ・コー
ディングに関する。
B.従来の技術 最尤順序検出（PRML）法による部分応答クラスIV通信用
の比率8/9の制約コードが、PRML受信機の利得制御ルー
プとタイミング制御ループを適正に動作させ、かつヴィ
テルビ検出器の経路メモリ長さを減少させるために開発
されている。部分応答クラスIV（PR−IV）チャネルと比
率8/9のエンコーダの間にプレコーダが存在する場合、
コード化２進シーケンス｛bn｝内の０の最大連続長G0を
制限し、かつ｛bn｝の時間インデックスが偶数または奇
数の２つの部分シーケンス内の連続する０の最大個数I0
を制限することによって、上記の２つの目的が達成され
る。適切なコーディングによってG0とI0が共に（それぞ
れ４と４または３と６までに）制限されたシステムの例
は、米国特許第4707681号に開示されている。
信頼のできるコード化されたユーザ・データをタイミン
グ・プレアンブル｛1,1,,…,1,1｝から区別するのに必
要な最小観察長さを短縮することによってPRML受信機の
起動手順をスピードアップするという第３の課題も達成
できるコーディング方式があれば、望ましいことであ
る。このタイミング・プレアンブルは、多くのシステム
では、コード化データ・シーケンス｛bn｝の前にくる訓
練用シーケンスの一部となっている。
C.発明が解決しようとする課題 本発明の一目的は、タイミング・プレアンブルをコード
化データ・シーケンスから区別するのに要する時間を短
縮するための、PRMLシステム用のコーディング方式を提
供することにある。
本発明の他の目的は、より短いタイミング・プレアンブ
ルが使用できる、コーディング方式を提供することにあ
る。
本発明の他の目的は、論理ゲート・アレイによりエンコ
ーダとデコーダが簡単に実施できる、コード・マッピン
グの選択を可能にするPRMLコーディング方式を提供する
ことにある。
本発明の他の目的は、利得制御ループとタイミング制御
ループを適正に動作させ、かつ受信機内のヴィテルビ・
デコーダの経路メモリ長さを制限するのに有用なコード
制約を維持することのできる、PRML技術を利用し、連続
する１からなるタイミング・プレアンブルを使用するシ
ステム用のコーディング方式を提供することにある。
D.課題を解決するための手段 上記の目的は、請求項１及び７に記載のコード化方法及
びコード化装置によって達成される。この方法及び符号
化／復号装置の好ましい特定の実施例は、従属請求項に
記載してある。
本発明は、コード化データ・シーケンス内の連続する１
の個数G1を比較的小さな値に制限すると同時に、完全コ
ード化データ・シーケンス内及び偶数番号と奇数番号の
部分シーケンス内の連続する０の個数の制限を維持する
ことによって、これらの目的を達成するものである。コ
ード化シーケンス内の１の最大連続長さG1が小さいほ
ど、データをプレアンブルからより速く区別できるよう
になる。タイミング・プレアンブルは、起動時にPRML受
信機が確実に検出できる長さでなければならないので、
G1の値が小さいほど、訓練用シーケンスが短縮され、PR
ML受信機の同期が速くなる。本発明で提供する8/9コー
ドは、３項数列（G0,I0,G1）と呼ばれ、PRML受信機の確
実で迅速な起動を可能とし、このプレアンブル検出ウィ
ンドウの長さは、通常前記の米国特許第4707681号明細
書では提供される以前のコードに比べて半分以下で済
む。
それぞれの応用例に最も適合する組合せが選べるよう
に、コード制約の異なる様々な組合せが選択可能な、い
くつかのコーディング方式を開示する。さらに、これら
のコーディング方法は、以前のコード化データを知らず
とも復号が行なえ、そのため伝送エラーの際に復号エラ
ーが伝播しないという特徴をもつ。
さらに、少数の論理ゲートでこのコーディング方式用の
エンコーダ（とデコーダ）を実施できる、いくつかのコ
ード・マッピング方式も開示する。
本発明の上記のその他の利点は、以下の本発明の好まし
い実施例についての説明を図面に照らしながら読めば、
より明白になるであろう。
E.実施例 Ｅ−1.プレアンブルを含むデータ・フォーマット 第１図は、磁気記録媒体（磁気ディスク）に記憶させた
データ・シーケンスの構造の例を示したものである。こ
の図からわかるように、各データ・レコードは離れて記
憶されている。各レコードのデータ・セクションＤの前
にタイミング・プレアンプルTPと同期パターンSPがつい
ている。これらは受信機を起動して記録データを正しく
読み取るために必要なものである。
タイミング・プレアンブルがデータから正確に区別され
ることが重要である。データが、使用しているタイミン
グ・プレアンブル（すなわ｛1,1,1,…｝）と似ているも
のを含めて任意のビット・パターンを含むことができる
場合は、比較的長いタイミング・プレアンブルを使わな
ければならず、確実に検出及び区別を行なうには比較的
長時間かかる。
この時間を短縮するため、本発明では、コード化データ
・シーケンスに制約を加えて、このようなタイミング・
プレアンブルと合致するピット・パターンが限られた長
さしか発生しないようにすることを提唱する。こうする
と、データとプレアンブルの区別がより迅速にでき、そ
の結果より短いタイミング・プレアンブルが使用できる
（必要な記憶空間が減る）ようになる。
Ｅ−2.基本モデル 本発明が適用されるシステムは、第2A図に示した３つの
主要ブロック、比率8/9のエンコーダ11、プレコーダ1
3、PR−IVチャネル15で表すことができる。次にこれら
のブロックの入出力の関係を詳しく考察する。Ｂは２進
数｛0,1｝を表す。
磁気記憶チャネルは、周波数ｆ＝０でスペクトル・ゼロ
を示し、スペクトル・ピークを示す周波数は使用する記
録システムのパラメータに応じて変わり、周波数が高く
なると指数関数的に減衰する伝達特性をもつ、ベースバ
ンド・チャネルである。したがって、こうしたチャネル
は、チャネル出力信号を適当に濾波した後に、PR−IVシ
ステムとして扱うのに特に適している。PR−IVチャネル
15の前にプレコーダ13があり、その入力シーケンスはコ
ード化シーケンス｛bn｝であり、bn∈Ｂ、そ出力シーケ
ンス｛Cn｝、Cn∈Ｂは次式で与えられる。
上式で、は２を法とする加法を表し、上線は否定を表
す。RP−IVチャネルの入力記号dn∈｛＋1,−１｝とプレ
コーダの出力記号cnは、（ブロック17で示すように）dn
＝2cn−１の関係がある。ただし、cnは実数０または１
である。したがって、PR−IVチャネルの三元出力シーケ
ンス｛yn｝は次式のように書くことができる。
ただし、bnとynの関係を得るために式（１）を使用し
た。プレコーダの入力にすべて０のシーケンス及びタイ
ミング・プレアンブル（すべて１のシーケンス）が供給
されると、PR−IVチャネルの出力でそれぞれすべて０の
シーケンスと｛…，＋2,＋2,−2,−2,＋2,＋2,−2,−2,
…｝が得られることに留意されたい。
自動的に利得制御とタイミング回復を行ない、かつヴィ
テルビ検出器内の経路メモリの長さを短縮するには、PR
−IVチャネルの出力シーケンス｛yn｝内及び時間インデ
ックスが偶数または奇数であるその２つの部分シーケン
ス内の０の連続長さを制限しなければならない。このこ
とは、前記の米国特許第4707681号明細書に開示されて
いる方法と装置によって実現できる。PRML受信機の起動
を確実かつ迅速にするには、PR−IVの出力におけるタイ
ミング・プレアンブルと同じチャネル出力yn｛…，＋2,
＋2,−2,−2,…｝の最大連続長さも、減らさなければな
らない。これらの目標は、本発明により、比率8/9のエ
ンコーダ11とその後にプレコーダ13を使って効率よく達
成できる。プレコーダ13は、最初PR−IVチャネルの出力
端で定義された初期の連続長さの制約を、比率8/9のエ
ンコーダの出力端における単純な連続長さの制約（G0,I
0,G1）に変換する。
２進PR−IV信号発信と最尤順序検出を利用したデータ通
信システムの性能は、プレコード化の影響を受けない。
しかし、プレコーダが存在すると、エンコーダが特定ク
ラスのみに制限されている場合、PR−IVチャネルの出力
端における連続長さの制約がより短くなる可能性があ
る。たとえば、プレコーダがない場合、出力ブロック・
サイズが９の比率8/9のブロック・エンコーダのクラス
は、せいぜいｕ＝４個の連続する０を含むチャネル出力
シーケンス｛yn｝及びせいぜいｖ＝４個の連続する０を
含む、時間インデックスが偶数または奇数のその２つの
部分シーケンスを生成することができない。このこと
は、次のように説明できる。PR−IVチャネル上を任意の
順序で伝送されるとき、ｕ＝４及びｖ＝４の制約を満た
すPR−IVシーケンス｛yn｝をもたらす２進９項数列は、
216通りしかない。一方、PR−IVチャネルの前にプレコ
ーダがあるときは、279通りの２進９項数列があって、
任意の順序で並べることができ、出力ブロック・サイズ
が９で、ｕ＝４及びｖ＝４の制約をもつチャネル出力シ
ーケンスをもたらす比率8/9のブロック・コードを構築
することが可能である。（前記の米国特許第4707681号
明細書も参照）。
比率8/9のエンコーダ入力｛an｝、an∈Ｂは、無制約の
２進シーケンスであり、エンコーダの出力｛bn｝、bn∈
Ｂは、次のブール方程式を満たす。
上式で、ｎは任意の整数、＋は論理OR演算、・は論理AN
D演算を表す。式（３）は、エンコーダ出力シーケンス
内の０の最大連続長さをG0に制限する。式（４）は、時
間インデックスが偶数または奇数の２つのエンコーダ出
力部分シーケンス内の連続する０の最大個数がI0を超え
ることを許さない。最後に、式（５）は、エンコーダ出
力シーケンス内の１の最大連続長さがG1以下となること
を保証する。以下では、エンコーダ出力を（G0,I0,G1）
制約シーケンスで表すことにする。
Ｅ−3.エンコーダの入力及び出力 第2B図は、第2A図のエンコーダ部分11をより詳しく示し
たものである。エンコーダ本体11Bは８ビットの入力ブ
ロックＸを受け取り、９ビットの出力コードワードＹを
供給するが、その前に直並列コンバータ11Aがあって、
直列ビット・ストリームanを入力ブロックＸに変換す
る。エンコーダの出力側には並直列コンバータ11Cがあ
って、コードワードＹを直列ビット・ストリームbnに変
換する。
Ｅ−4.選択したブロック・コード用のエンコーダ及びデ
コーダ 比率がk/nの（n,k）ブロック・コード用のエンコーダ
は、ｋ個の入力記号からなる各ブロックに、ｎ個の出力
記号のブロックを割り当てる。非ブロック・コードでは
なくて（9,8）ブロック・コードを使用する理由は、ブ
ロック・コードに関連するエンコーダ及びデコーダのハ
ードウェアが簡単になるためである。これまでに設計さ
れた非線形２進（9,8）ブロック・コードは、制約G0とI
0を最小にする目的で作られたものであった（前記の米
国特許第4707681号明細書参照）。以下に、G0とI0の他
にパラメータG1も最小にする、２つの最適（9,8）ブロ
ック・コードの簡単なエンコーダ及びデコーダの実施例
を示す。３項数列（G0,I0,G1）を用いると、これらのコ
ードは（4,6,5）及び（4,4,9）で表される。（9,8）ブ
ロック・コードで得られる制約G0＋I0＋G1の最小合計は
15である。あらゆる制約（G0,I0,G1）のうちで、この最
小値が得られるのは、（4,6,5）と（4,5,6）だけであ
る。
Ｅ−5.（4,6,5）コード用のエンコーダ及びデコーダ （4,6,5）コードのエンコーダ及びデコーダの実施例に
ついてまず説明する。このエンコーダの設計は、次のブ
ール式を満たすすべての９項数列Ｙ＝（Y1,Y2,・・・,Y
9）∈B9を選択することから始まる。
（Y1＋Y2＋Y3）・（Y2＋Y3＋Y4＋Y5＋Y6）・ （Y3＋Y4＋Y5＋Y6＋Y7）・（Y4＋Y5＋Y6＋Y7＋Y8）・ （Y7＋Y8＋Y9）＝１ （６） （Y1＋Y3＋Y5＋Y7）・（Y3＋Y5＋Y7＋Y9）・ （Y2＋Y4＋Y6＋Y8）＝１ （７） かつ Y1・Y2・Y3＋Y2・Y3・Y4・Y5・Y6・Y7＋Y3・Y4・Y5・Y6
・ Y7・Y8＋Y6・Y7・Y8・Y9＝０ （8a） または Y1・Y2・Y3・Y4＋Y2・Y3・Y4・Y5・Y6・Y7＋Y3・Y4・Y5
・ Y6・Y7・Y8＋Y7・Y8・Y9＝０ （8b） ここで、式（６）、（７）、（8a）を使って263個のコ
ードワードのリストL1を作成し、式（６）、（７）、
（8b）を使って263個のコードワードの別のリストL2を
作成する。式（６）によって、始めまたは終りに３個以
上の０のある９項数列Ｙ、あるいは５個以上の０が連続
する９項数列Ｙがすべて捨てられて、制約G0＝４が満た
されるようになる。式（７）によって、Y1Y3Y5Y7Y9及び
Y2Y4Y6Y8内の０の連続長さ（ランレングス）が３までに
制限されて、I0＝６が保証される。最後に、式（8a）
（または（8b））によって、始めに３個（４個）以上の
１がある、または終りに４個（３個）以上の１がある
Ｙ、あるいは６個以上の１が連続するＹがすべて除去さ
れて、G1＝５が保証される。Ｙ＝（Y1,Y2,・・・,Y9）
∈L1の場合,Y′＝（Y9,Y8,・・・,Y1）∈L2が成立する
ことに留意されたい。したがって、一方のリスト中のコ
ードワードを逆にすることにより、他方のリスト中のコ
ードワードを簡単に得ることができる。ここに示した
（4,6,5）ブロック・コードは256個のコードワードを含
んでおり、L2ではなくL1の部分集合となるように任意に
選択した。第3A図に、L1中の可能な263個のコードワー
ドを、16×32アレイ内の■印をつけた263個の位置で示
してある。その第ｉ行（ｉ＝0,1,・・・,15）と第ｊ行
（ｊ＝0,1,・・・,31）の交点にある第（i,j）位置は、
９項数列Ｙ＝（Y1,Y2,・・・,Y9）に対応する。ただ
し、Y9Y8Y7Y6及びY5Y1Y2Y3Y4は、それぞれ10進数ｉ及び
ｊの２進表現である。上記アレイの左半分はY5＝０に対
し、右反分はY5＝１に対応することに留意されたい。−
印をつけたL1（4,6,5）中の位置は、ここに示す（4,6,
5）ブロック・コード中でコードワードとして使用でき
ない９項数列を表す。
アレイL1（4,6,5）から誘導できるブロック・コードは
多数あり、各コード中のコードワードを256個の８ビッ
ト・バイトに割り当てる方法は256!通りある。したがっ
て、アレイL1（4,6,5）に関連するすべてのエンコーダ
・マッピングの数は非常に大きい。したがって、簡単な
エンコーダ及びデコーダの実施例をもたらすエンコーダ
・マッピングを選ぶことが望ましい。
すべてのエンコーダ入力バイトの空間B8は、９つの対と
して互いに素な集合Ak（ｋ＝1,2,・・・,9）に分割され
る。第3B図に、部分集合Akの諸要素を、16×16アレイ内
のｋ印をつけた位置で示してある。その第ｉ行（ｉ＝0,
1,・・・,15）と第ｊ行（ｊ＝0,1,・・・,15）の交点に
ある第（i,j）位置はバイトＸ＝（X1,X2,・・・,X6）に
対応する。ただし、X8X7X6Y5及びX1X2X3X4は、それぞれ
10進数ｉ及びｊの２進表現である。
同様に、第3C図にエンコーダ・マッピングのもとでのAk
の像であるDk（ｋ＝1,2,・・・,9）の諸要素は、16×32
アレイ内のｋ印をつけた位置で示してある。その第ｉ行
（ｉ＝0,1,・・・,15）と第ｊ列（ｊ＝0,1,・・・,31）
の交点にある第（ｉ、ｊ）位置は９項数列Ｙ＝（Y1,Y2,
・・・,Y9）に対応する。ただし、Y9Y8Y7Y6及びY5Y1Y2Y
3Y4は、それぞれ10進数ｉ及びｊの２進表現である。
Ｄ（4,6,5）中の＿のパターンは、コードワードとして
使用できないすべての９項数列を示し、L1（4,6,5）中
の＿のパターンと同じである。ここに示した（4,6,5）
ブロック・コード中でコードワードとして使われない、
L1中の７つの９項数列は、Ｄ（4,6,5）中の■印をつけ
た位置に対応する。区画A1及びD1は次の通りである。Ａ
（4,6,5）中及びＤ（4,6,5）の右半分中の１のパターン
が、L1（4,6,5）右半分中の■のパターンと同じであ
る。他の部分集合Ak（ｋ＝2,3,・・・,9）及びエンコー
ダ・マッピングのもとでその像Dk（ｋ＝2,3,・・・,9）
は、必要な論理ゲートの数ができるだけ少なくなるよう
に同時に選ぶ。ｋ＝１以外の場合は、区画AkとDkの選
択、及びAkとDkの一対一対応の選択はどんな規則にも従
わないことに留意されたい。
（4,6,5）コードのエンコーダ及びデコーダの論理式を
それぞれ第１表と第２表に示す。なお、これらの表で使
用している上線はケーブル代数における否定を表す。エ
ンコーダでは中間変数Vi（ｉ＝1,2,・・・,7）を、また
デコーダでは中間変数Wi（ｉ＝1,2,・・・,9）を使っ
て、論理ゲートの数を減らした。同じ目的で、区画の和
集合として、エンコーダでは超区画Si（ｉ＝1,2,・・
・,9）を、またデコーダでは超区画Ti（ｉ＝1,2,・・
・,6）を導入した。デコーダは任意選択でエラー・フラ
グＦを含み、これはデコーダ入力が違法コードワードと
のき立てられる（すなわち、Ｆ＝１）。
Ｅ−6.制約合計の最小値 以下では、σは３つの制約すべての合計を表す。
σ＝G0＋I0＋G1 （９） これまでに検出されたブロック・コードでは、σ＝15を
得ている、（9,8）ブロック・コードで得られる最小の
σを見つけるため、奇数のすべての制約について、自由
に連結できる９項数列の最大数nmaxを求めた。（9,8）
ブロック・コード用のエンコーダで最小のσが得られる
のは、（4,5,6）と（4,6,5）だけである。
Ｅ−7.（4,4,9）コード用のエンコーダ及びデコーダ （4,4,9）ブロック・コードのエンコーダ及びデコーダ
による実施例は、前記の米国特許第4707681号明細書で
与えられた１つのブロック・コードに関連するエンコー
ダ／デコーダの論理を修正することによって得られた。
出力コードワードの選択条件は、式（６）と次の２式で
与えられる。
（Y1＋Y3＋Y5）・（Y5＋Y7＋Y9）・（Y2＋Y4＋Y6）・ （Y4＋Y6＋Y8）＝１、 （10） かつ Y1・Y2・Y3・Y4・Y5・Y6＋Y5・Y6・Y7・Y8・Y9＝０（11
a） または Y1.Y2・Y3・Y4・Y5＋Y4・Y5・Y6・Y7・Y6・Y9＝０ （11
b） ここで、式（６）、（10）、（11a）を使って、259個の
コードワードのリストL1を作成し、式（６）、（10）、
（11b）を使って、259個のコードワードの別のリストL2
を作成する。式（６）と（10）によって、G0＝４及びI0
＝４が保証され、式（11a）または（11b）によってG1＝
９が保証される。L2中のコードワードは、L1中のコード
ワードを逆にすることにより、簡単に得ることができ
る。ここに示した（4,4,9）ブロック・コードは256個の
コードワードを含んでおり、L1の部分集合となるように
任意に選択した。
この場合も、第４図に、L1中の259個のコードワードを1
6×32アレイL1（4,4,9）内の■印をつけた位置で示して
ある。
任意選択のエラー検出フラグＦを含む（4,4,9）コード
のエンコーダ及びデコーダの論理式を第３表及び第４表
に示す。フラグＦは、デコーダの入力が違法コードワー
ドのとき立てられる。前記の米国特許第4707681号明細
書におけるエンコーダ及びデコーダの区画に関連する注
記法を採用したことに留意されたい。コードワードの割
当ては、エンコーダ及びデコーダの論理回路による実施
例が簡単になるように選んだ。
上記に示した２つのエンコーダ及びデコーダの実施例
は、最適の（9,8）ブロック・コードに対応するもので
ある。すなわち、制約G0、I0、G1のどれをそれ以上減少
させても、他の制約が緩んでしまう。
Ｅ−8.有限状態エンコーダ 前節で論じたブロック・エンコーダは、情報シーケンス
をブロックに分解して、個別に処理するものである。次
に、有限状態マシーンである別のエンコーダについて説
明する。すなわち、このエンコーダでは、出力は現入力
だけでなく以前のコード化入力にも依存する。このエン
コーダを用いると、連続長さがさらに短縮できる。この
有限状態マシーンと一緒に使用するデコーダは、有限状
態マシーンである必要はなく、ブロック・デコーダでよ
い。
Ｅ−9.（4,6,4）コード用のエンコーダ及びデコーダ （4,6,4）コード用のエンコーダは有限状態マシーンで
あり、そのエンコーダ状態は先行コードワードの最終ビ
ットとして定義される。上記で論じたデコーダと同様
に、（4,6,4）コードに関連するデコーダは、その入力
端のあらゆる９ビット・ブロックを８ビットのブロック
にマップするブロック・デコーダとして実施することが
できる。（4,6,4）コードは、上記のブロック・コード
より性能がよい。すなわち、G0＝４、G1＝４、σ＝14を
得ることができ、しかもなおそのエンコーダ及びデコー
ダの実施態様は、ブロック・コード用のものとほとんど
同じくらい簡単である。
次に、（4,6,4）コード及びそのエンコーダ及びデコー
ダによる実施例について説明する。式（６）、（７）及
び次式を満たすすべての９項数列Ｙ＝（Y1,Y2,・・・,Y
9）B9を選択することにより、230個のコードワードのリ
ストＬが得られる。
Y1・Y2・Y3＋Y2・Y3・Y4・Y5・Y6＋Y3・Y4・Y5・Y6・Y7
＋ Y4・Y5・Y6・Y7・Y8＋Y7・Y8・Y9＝０ （12） 式（６）と（７）によって、G0＝４及びI0＝６が保証さ
れ、式（12）によってG1＝４が保証される。リストＬ中
のコードワードは、始めに３個以上の０または１がこな
い。しかし先行コードワードの最終ビットＺがわかって
いる場合、次のコードワードはＺ＝１ならば始めに３個
または４個の０、Ｚ＝０ならば３個または４個の１がく
ることがある。始めに３個または４個の０がくる式
（７）、（12）に反しない２進９項数列は26通りあり、
式（６）の（Y1＋Y2＋Y3）を（Y1＋Y2＋Y3＋Y4＋Y5）で
置換して修正した式を用いると、コードワードの始めに
３個またはせいぜい４個の０がくることができるように
なる。同様に、初めに３個または４個の１がくるが式
（６）、（７）に反しない２進９項数列は35通りあり、
式（12）の（Y1・Y2・Y3）を（Y1・Y2・Y3・Y4・Y5）で
置換して修正した式を用いると、コードワードの始めに
３個またはせいぜい４個の１がくることができるように
なる。
第5A図に、リストＬ中の230個のコードワード、Ｚ＝１
に従う26個のコードワード、及びＺ＝０に従う35通りの
２進９項数列を、それぞれ16×32アレイ内の■、１、０
に印をつけた位置で示してある。第5A図では、第3A図の
アレイ位置と９項数列の対応関係に関する定義が適用さ
れる。Ｌ（4,6,4）中の＿のパターンは、コードワード
として使用できないすべての９項数列を表す。256入力
バイトの空間B8は、13個の対として互いに素な集合Ak
（ｋ＝1,2,・・・,9,a,b,c,d）に分割される。ただし、
添字は16進数である。
第5B図に、部分集合Ak（ｋ＝1,2,・・・,d）の諸要素
を、16×16アレイのｋ印をつけた位置で示してある。第
5B図では、第3B図のアレイ位置と８項数列の対応関係に
関する定義が適用される。Ａ（4,6,4）中のｋ（ｋ＝1,
2,・・・,9,a,b）印のついた230バイトが、エンコーダ
状態Ｚの如何にかかわらず、Ｌ（4,6,4）中の■印のつ
いた230通りの２進９項数列にマップされる。ここで、A
k（ｋ＝1,2,・・・,b）の像はDk（ｋ＝1,2,・・・,b）
である。Ａ（4,6,4）中のｃ及びｄ印のついた残りの26
バイトは、Ｚ＝１の場合はＬ（4,6,4）中の１の印のつ
いた26個のコードワードに、そうでない場合はＬ（4,6,
4）中の０の印のついた35通りの２進９項数列のうちか
ら選ばれた26個のコードワードにマップされる。
第5C図に、Dk（ｋ＝1,2,・・・,b）の諸要素を、16×32
アレイ内のｋ印をつけた位置で示してある。第5C図で
は、第3C図のアレイ位置と９項数列の対応関係に関する
定義が適用される。Ak（ｋ＝c,d）中の26バイトの像
は、エンコーダ状態Ｚに依存し、上記アレイ内のｃ及び
ｄの印のついた位置によって指定される。Ｄ（4,6,4）
中の＿のパターンは、コードワードとして使わないすべ
ての９数列を表し、Ｌ（4,6,4）中の０の印のついた未
使用の35−26＝９個の９項数列の他に、Ｌ（4,6,4）中
の−パターンも含んでいた。
第６図（第6A図と第6B図からなる）に（4,6,4）エンコ
ーダ及びデコーダの構造を示す。エンコーダ論理回路19
は、ビットX1,X2,・・・,X8用の８個の入力とビットY1,
Y2、・・・、Y9用の９個の出力の他に、１個の追加入力
Ｚを備え、これは遅延要素21を介してビット出力Y9に接
続されている。この遅延要素は、バイト・クロックの周
期に一致する時間遅延を表す。前の出力コードワードの
最終ビットに応じて、１つの入力ビット・ブロックＸが
異なる２つの出力コードワードＹに変換されることがあ
る。
デコーダは、有限状態マシーン（順次デコーダ）でなく
てもよい。コードワードＹを８ビット・ブロックＸに直
接変換する、通常のブロック・デコーダ23で充分であ
る。ただし、エラー検出論理回路25には、遅延要素27を
介して前のコードワードの最終ビットY9を受け取る、追
加入力端Ｚが必要である。
エンコーダとデコーダの論理式をそれぞれ第５表及び第
６表に示す。これらの論理方程式を実施する論理ゲート
・アレイは、それぞれ第6A図及び第6B図のエンコーダ論
理回路19、デコーダ論理回路23とエラー検出論理回路25
に含まれている。エンコーダには中間変数V1（ｉ＝1,2,
・・・,22）、デコーダには中間変数Wi（ｉ＝1,2,・・
・,17）を使って、論理ゲートの数を減らした。デコー
ダの入力が違法コードワードであるときに立てられる任
意選択のエラー・フラグＦが設けてある。
Ｅ−10.論理式の表 第１表ないし第６表は、本発明の異なる３つの実施態様
のエンコーダ論理式とデコーダ論理式を示す表である。
F.発明の効果 本発明により、データ・シーケンスの前にくるタイミン
グ・プレアンブルを認識するのに要する時間を短縮で
き、またその区別をより確実にする効果が得られる。
【図面の簡単な説明】
第１図は、タイミング・プレアンブルを含む記憶された
データ・シーケンスの構造の概略図である。 第2A図は、本発明が適用されるシステムの構成図であ
る。 第2B図は、第2A図のシステムのエンコーダ部分のより詳
細な構成図である。 第3A図、第3B図、及び第3C図は、それぞれある特定のコ
ードについて、すべての９ビット・ワードを含む行列中
における潜在的に可能なすべてのコードワードの事前選
択を示すパターンと、エンコーダの入力ワードと出力ワ
ードの間の割当てを容易にするために、可能なすべての
８ビット入力ワードの行列を９つの部分集合に分ける区
分と入力部分集合と出力部分集合の間の割当てを示す図
である。 第４図は、別のコードについて、すべての９ビット・ワ
ードを含む行列中における、潜在的に可能なすべてのコ
ードワードの事前選択を示すパターンを示す図である。 第5A図、第5B図、及び第5C図は、さらに別のコードにつ
いて、第3A図、第3B図、及び第3C図と類似の選択及び割
当てを示す図である。 第6A図と第6B図は、第5A図、第5B図、及び第5C図の選択
行列及び割当て行列で表される本発明の実施態様の、有
限状態エンコーダ及びデコーダの構成図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−18821（ＪＰ，Ａ) 特開 昭63−136362（ＪＰ，Ａ)

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】それぞれ第１の所与の数のビットを含むブ
    ロックに区分されている２進データを、それぞれ第２の
    所与の数のビットを含むコードワードに符号化する方法
    であって、 ２進データを受け取るステップ、及び 固定長コードワードのシーケンスを生成するステップを
    含み、 上記シーケンスがせいぜい第１の予め選択した数（G0）
    の連続する０を含み、 上記シーケンスが奇数ビット位置のみからなるものと偶
    数ビット位置のみからなるものの２つの部分シーケンス
    を含み、上記の各部分シーケンスがせいぜい第２の予め
    選定した数（I0）の連続する０を含み、 上記シーケンスがさらに、せいぜい第３の予め選定した
    数（G1）の連続する１を含み、 上記第３の予め選定した数（G1）が10未満である 符号化方法。
  2. 【請求項２】可能なすべての９ビット・ワードの集合 Ｙ＝（Y1,Y2,・・・,Y9）から、理論条件 （Y1＋Y2＋Y3）・（Y2＋Y3＋Y4＋Y5＋Y6）・（Y3＋Y4＋
    Y5＋Y6＋Y7）・（Y4＋Y5＋Y6＋Y7＋Y8）・（Y7＋Y8＋
    Y9）＝１ （Y1＋Y3＋Y5＋Y7）・（Y3＋Y5＋Y7＋Y9）・（Y2＋Y4＋
    Y6＋Y8）＝１、 及び Y1・Y2・Y3＋Y2・Y3・Y4・Y5・Y6・Y7＋Y3・Y4・Y5・Y6
    ・Y7・Y8＋Y6・Y7・Y8・Y9＝０ を満たす潜在的に可能な263個のコードワードからなる
    完全部分集合（L1）を選択するステップと、 潜在的に可能なコードワードからなる完全部分集合から
    実際の256部のコードワードからなる部分的部分集合を
    選択するステップと、 部分的部分集合中の実際のワードコードのそれぞれに、
    可能な256個の８ビット・データ・ブロックの１つを割
    り当てるステップと、 符号化のため、各データ・ブロックを割り当てられたコ
    ードワードで置換して、その結果得られるコードワード
    のシーケンスについて、上記第１の予め選定した数
    （G0）が４、上記第２の予め選定した数（I0）が６、上
    記第３の予め選定した数（G1）が５になるようにするス
    テップと を含む、区分によってそれから８ビットのデータ・ブロ
    ックが形成されたデータを、９ビットのコードワードに
    符号化するための、請求項１に記載の方法。
  3. 【請求項３】可能なすべての９ビット・ワードの集合 Ｙ＝（Y1,Y2,・・・,Y9）から、理論条件 （Y1＋Y2＋Y3）・（Y2＋Y3＋Y4＋Y5＋Y6）・（Y3＋Y4＋
    Y5＋Y6＋Y7）・（Y4＋Y5＋Y6＋Y7＋Y8）・（Y7＋Y8＋
    Y9）＝１ （Y1＋Y3＋Y5＋Y7）・（Y3＋Y5＋Y7＋Y9）・（Y2＋Y4＋
    Y6＋Y8）＝１、 及び Y1・Y2・Y3・Y4＋Y2・Y3・Y4・Y5・Y6・Y7＋Y3・Y4・Y5
    ・Y6・Y7・Y8＋Y7・Y8・Y9＝０ を満たす潜在的に可能な263個のコードワードからなる
    完全部分集合（L2）を選択するステップと、 潜在的に可能なワードコードからなる完全部分集合から
    実際の256個のコードワードからなる部分的部分集合を
    選択するステップと、 部分的部分集合中の実際のコードワードのそれぞれに、
    可能な256個の８ビット・データ・ブロックの１つを割
    り当てるステップと、 符号化のため、各データ・ブロックを割り当てられたコ
    ードワードで置換して、その結果得られるコードワード
    のシーケンスについて、上記第１の予め選定した数
    （G0）が４、上記第２の予め選定した数（I0）が６、上
    記第３の予め選定した数（G1）が５になるようにするス
    テップと を含む、区分によってそれから８ビットのデータ・ブロ
    ックが形成されたデータを、９ビットのコードワードに
    符号化するための、請求項１に記載の方法。
  4. 【請求項４】可能なすべての９ビット・ワードの集合 Ｙ＝（Y1,Y2,・・・,Y9）から、論理条件 （Y1＋Y2＋Y3）・（Y2＋Y3＋Y4＋Y5＋Y6）・（Y3＋Y4＋
    Y5＋Y6＋Y7）・（Y4＋Y5＋Y6＋Y7＋Y8）・（Y7＋Y8＋
    Y9）＝１ （Y1＋Y3＋Y5）・（Y5＋Y7＋Y9）・（Y2＋Y4＋Y6）・
    （Y4＋Y6＋Y8）＝１、及び Y1・Y2・Y3・Y4・Y5・Y6＋Y5・Y6・Y7・Y8・Y9＝０ を満たす潜在的に可能な259個のワードコードからなる
    完全部分集合（L1）を選択するステップと、 潜在的に可能なコードワードからなる完全部分集合から
    実際の256個のコードワードからなる部分的部分集合を
    選択するステップと、 部分的部分集合中の実際のコードワードのそれぞれに、
    可能な256個の８ビット・データ・ブロックの１つを割
    り当てるステップと、 符号化のため、各データ・ブロックを割り当てられたコ
    ードワードで置換して、その結果得られるコードワード
    のシーケンスについて、上記第１の予め選定した数
    （G0）が４、上記第２の予め選定した数（I0）が４、上
    記第３の予め選定した数（G1）が９になるようにするス
    テップと を含む、区分によってそれから８ビットのデータ・ブロ
    ックが形成されたデータを、９ビットのコードワードに
    符号化するための、請求項１に記載の方法。
  5. 【請求項５】可能なすべての９ビッド・ワードの集合 Ｙ＝（Y1,Y2,・・・,Y9）から、論理条件 （Y1＋Y2＋Y3）・（Y2＋Y3＋Y4＋Y5＋Y6）・（Y3＋Y4＋
    Y5＋Y6＋Y7）・（Y4＋Y5＋Y6＋Y7＋Y8）・（Y7＋Y8＋
    Y9）＝１ （Y1＋Y3＋Y5）・（Y5＋Y7＋Y9）・（Y2＋Y4＋Y6）・
    （Y4＋Y6＋Y8）＝１、及び Y1・Y2・Y3・Y4・Y5＋Y4・Y5・Y6・Y7・Y8・Y9＝０ を満たす潜在的に可能な259個のコードワードからなる
    完全部分集合（L2）を選択するステップと、 潜在的に可能なコードワードからなる完全部分集合から
    実際の256個のコードワードからなる部分的部分集合を
    選択するステップと、 部分的部分集合中の実際のコードワードのそれぞれに、
    可能な256個の８ビット・データ・ブロックの１つを割
    り当てるステップと、 符号化のため、各データ・ブロックを割り当てられたコ
    ードワードで置換して、その結果得られるコードワード
    のシーケンスについて、上記第１の予め選定した数
    （G0）が４、上記第２の予め選定した後（I0）が４、上
    記第３の予め選定した数（G1）が９になるようにするス
    テップと を含む、区分によってそれから８ビットのデータ・ブロ
    ックが形成されたデータを、９ビットのコードワードに
    符号化するための、請求項１に記載の方法。
  6. 【請求項６】可能なすべての９ビッド・ワードの集合 Ｙ＝（Y1,Y2,・・・,Y9）から、論理条件 （Y1＋Y2＋Y3）・（Y2＋Y3＋Y4＋Y5＋Y6）・（Y3＋Y4＋
    Y5＋Y6＋Y7）・（Y4＋Y5＋Y6＋Y7＋Y8）・（Y7＋Y8＋
    Y9）＝１ （Y1＋Y3＋Y5＋Y7）・（Y3＋Y5＋Y7＋Y9）・（Y2＋Y4＋
    Y6＋Y8）＝１、及び Y1・Y2・Y3＋Y2・Y3・Y4・Y5・Y6＋Y3・Y4・Y5・Y6・Y7
    ＋Y4・Y5・Y6・Y7・Y8＋Y7・Y8・Y9＝０ を満たす実際の230個のワードコードからなる第１の完
    全部分集合（Ｌ）と、 論理条件 （Y4＋Y5）・（Y4＋Y5＋Y6）・（Y4＋Y5＋Y6＋Y7）・
    （Y4＋Y5＋Y6＋Y7＋Y8）・（Y7＋Y8＋Y9）＝１ （Y5＋Y7）・（Y5＋Y7＋Y9）・（Y4＋Y6＋Y8）＝１、及
    び Y4・Y5・Y6・Y7・Y8＋Y7・Y8・Y9＝０ を満たすY1＝Y2＝Y3＝０の実際の26個の第１の条件につ
    きコードワードからなる第２の部分集合（１）と、論理
    条件 （Y4＋Y5＋Y6＋Y7＋Y8）・（Y7＋Y8＋Y9）＝１、及び Y4・Y5＋Y4・Y5・Y6＋Y4・Y5・Y6・Y7＋Y4・Y5・Y6・Y7
    ・Y8＋Y7・Y8・Y9＝０ を満たすY1＝Y2＝Y3＝１の潜在的に可能な35個の第２の
    条件つきコードワードからなる第３の部分集合（０）と
    を選択するステップと、 潜在的に可能な第２の条件つきコードワードからなる第
    ３の部分集合から、実際の26個の第２の条件つきコード
    ワードからなる部分的部分集合を選択するステップと、 部分集合の実際のコードワードのそれぞれに可能な256
    個の８ビット・データ・ブロックを割り当て、上記の可
    能な８ビット・データ・ブロックのうちの26個を、それ
    ぞれ１つの第１条件つきコードワードと１つの第２条件
    つきコードワードに割り当てるステップと、 符号化のため、各データ・ブロックを割り当てられたコ
    ードワードで置換し、条件つきコードワードの選択は、
    前に生成されたコードワードの最終ビットの２進値に従
    って行なって、 その結果得られるコードワードのシーケンスについて、
    上記第１の予め選定した数（G0）が４、上記第２の予め
    選定した数（I0）が６、上記第３の予め選定した数
    （G1）が４になるようにするステップと を含む、区分によってそれから８ビットのデータ・ブロ
    ックが形成されたデータを、９ビットのコードワードに
    符号化するための、請求項１に記載の方法。
  7. 【請求項７】２進データを受け取り、そのデータをそれ
    ぞれが第１の所与のビットを含むブロックに区分する受
    信機手段、及び 受信機手段に結合された、それぞれが第２の所与の数の
    ビットを含む固定長コードワードのシーケンスを生成す
    る符号化手段を含み、 上記シーケンスがせいぜい第１の予め選定した数（G0）
    の連続する０を含み、 上記シーケンスが、奇数ビット位置のみからなるものと
    偶数ビット位置のみからなるものの２つの部分シーケン
    スを含み、上記の各部分シーケンスがせいぜい第２の予
    め選定した数（I0）の連続する０を含み、 上記シーケンスがさらに、せいぜい第３の予め選定した
    数（G1）の連続する１を含み、 上記第３の予め選定した数（G1）が10未満である、 ２進データをコードワードに符号化する装置。
  8. 【請求項８】８ビットの入力データ・ブロック Ｘ＝（X1,X2,・・・,X8）を９ビットの出力コードワー
    ドＹ＝（Y1,Y2,・・・,Y9）に変換するための符号化装
    置を含み、 上記符号化装置が、論理関係 Y1＝P3・１＋P4・X8＋P9＋S1＋S6・X1 Y2＝P3・３＋P4・X5・６＋P8＋S6・X2＋S9・X4 Y3＝P1・X3＋P7＋S7＋S8 Y4＝P1・X4＋P8・X4＋S2＋S8 Y5＝P1 Y6＝P3＋P4＋P6＋P8・X6＋S3・X5 Y7＝P2・X6＋P3・（X5＋X6・８）＋P4・４＋S3・X6
    ・＋S5・X5 Y8＝P4・（１・３＋２）＋P6・X7・８＋P9・X4
    ＋S4・X7＋S7・６ かつ を実施する論理ゲート・アレイであり、 入力データ・ブロックの任意のシーケンスに応答して、
    その結果得られた出力コードワードのシーケンスについ
    て、上記第１の予め選定した数（G0）が４、上記第２の
    予め選定した数（I0）が６、上記第３の予め選定した数
    （G1）が５になるようにす、 請求項７に記載の装置。
  9. 【請求項９】８ビットの入力データ・ブロック Ｘ＝（X1,X2,・・・,X8）を９ビットの出力コードワー
    ドＹ＝（Y1,Y2,・・・,Y9）に変換するための符号化装
    置を含み、 上記符号化装置が、論理関係 Y1＝M1・X1＋N1・X1＋R1＋S1・X4＋T1＋Ｈ Y2＝M1・X2＋R1＋S1＋T1＋Ｈ Y3＝M1・X3＋N1・X3＋R1＋S1・４＋T1＋Ｈ Y4＝M1・X4＋N1・２＋R1・４＋S1（５＋S2）＋Ｈ Y5＝Ｍ Y6＝M2・X5＋N2・７＋R2・５＋S2・（４＋S1） Y7＝M2・X6＋N2・X6＋R2＋S2・５＋T2＋Ｈ・X3 Y8＝M2・X7＋R2＋S2＋T2 Y9＝M2・X8＋N2・X8＋R2＋S2・X5＋T2＋Ｈ・X1 かつ V1＝X1・X2・X3・X4・X5 Ｍ＝（X2＋V5）・（X7＋V6）
    ・（X4＋X5＋X2・X7）・１・３・４ V2＝X5・X6・X7・X8 Ｈ＝２・V5・V4 V3＝X4・V2 T1＝V1・V6 T2＝V3・V5 V4＝４・V2 M1＝Ｍ＋V5・X4・１ M2＝Ｍ＋V6・X5
    ・２・ V5＝X1＋X3 N1＝・V5・４・ N2＝・V6・５ V6＝X6＋X8 R1＝・５・X2 R2＝・６・X7 S1＝・５・２ S2＝・６・７ を実施する論理ゲート・アレイであり、 入力データ・ブロックの任意のシーケンスに応答して、
    その結果得られた出力コードワードのシーケンスについ
    て、上記第１の予め選定した数（G0）が４、上記第２の
    予め選定した数（I0）が４、上記第３の予め選定した数
    （G1）が９になるようにする、 請求項７に記載の装置。
  10. 【請求項１０】８ビットの入力データ・ブロック Ｘ＝（X1,X2,・・・,X8）を９ビットの出力コードワー
    ドＹ＝（Y1,Y2,・・・,Y9）に変換するための符号化装
    置を含み、 上記符号化装置が、各出力コードワードの９つのビット
    を供給する９個の出力端と９個の入力端を備える順次符
    号化装置であり、９個の入力端のうちの８個は、入力デ
    ータ・ブロックの８つのビットを受け取るように接続さ
    れ、９番目の入力端（Ｚ）は遅延要素を介して９番目の
    出力端に接続されており、 上記符号化装置が、論理関係 Y1＝S2・X1＋P4・X4＋P5・（X1＋３）＋P6・X8＋P7・
    １＋S5・X5＋P10・X3＋S6・ Y2＝S2・X2＋P5・X2＋P6・６＋P7・３＋S5・V21＋P
    10・X4＋S6・ Y3＝S2・X3＋P4＋P5・V12＋P6・X6＋P7＋P9・22＋P10
    ・３＋P11・５＋S6・ Y4＝S2・X4＋P4＋P5・４＋P6・X5＋P10＋P11・V22＋P
    12・X4＋P13・Ｚ Y5＝P1＋P12・Ｚ＋P13・ Y6＝S3・X5＋P3＋P5＋P7・６＋P9＋P13・X4 Y7＝S3・X6＋S8＋P6＋S6＋P13 Y8＝S4・X7＋P5・X5＋S5＋S7＋P10・X5 Y9＝S4・X8＋S8・X5＋P5＋P7・８＋P10・６ ただし かつ を実施する論理ゲート・アレイであり、 入力データ・ブロックの任意のシーケンスに応答して、
    その結果得られた出力コードワードのシーケンスについ
    て、上記第１の予め選定した数（G0）が４、上記第２の
    予め選定した数（I0）が６、上記第３の予め選定した数
    （G1）が４になるようにする、 請求項７に記載の装置。
  11. 【請求項１１】請求項８に記載の符号化装置によって生
    成された９ビットの入力コードワードＹ＝（Y1,Y2,・・
    ・,Y9）を、８ビットの出力データ・ブロックＸ＝（X1,
    X2,・・・,X8）に変換する復号化装置であって、 上記復号化装置が、論理関係 X1＝Q3・１＋Q4・Y9＋T1・Y1＋T2 X3＝Q1・Y3＋Q2＋Q3・２＋Q4・W7＋T2 X4＝Q1＋Y4＋Q2＋Q4・７＋Q8・Y4＋Q9・Y8＋T8＋T6・
    Y2 X5＝Q2・（Y7＋９）＋Q3・（W8＋W9）＋Q4・（Y1＋
    Y2）＋T3・T6＋T5・Y7 X6＝（Q2＋T3）・Y7＋Q3・８＋Q4・Y1＋Q6・W7＋Q8・
    Y6＋Q9・Y7 X7＝Q2・W8＋Q3・W9＋Q4・Y1＋Q6・（Y8＋W7）＋Q9・Y7
    ＋T4・Y8 X8＝Q2・W9＋（Q3＋T4）・Y9＋Q4・Y1＋Q6・W7＋Q9・Y7 かつ を実施する論理ゲート・アレイを含む、 復号化装置。
  12. 【請求項１２】請求項９に記載の符号化装置によって生
    成された９ビットの入力コードワードＹ＝（Y1,Y2,・・
    ・,Y9）を、８ビットの出力データ・ブロックＸ＝（X1,
    X2,・・・,X8）に変換する復号化装置であって、 上記復号化装置が、論理関係 X1＝M1・Y1＋N1・Y1＋T1＋Ｈ・Y9 X2＝M1・Y2＋N1・４＋R1＋T1 X3＝M1・Y3＋N1・Y3＋T1＋Ｈ・Y7 X4＝M1・Y4＋R1・４＋T1＋S1・３ X5＝M2・Y6＋R2・６＋T2＋S2・７＋Ｈ X6＝M2・Y7＋N2・Y7＋T2＋Ｈ X7＝M2・Y8＋N2・６＋R2＋T2＋Ｈ X8＝M2・Y9＋N2・Y9＋T2＋Ｈ かつ を実施する論理ゲート・アレイを含む、 復号化装置。
  13. 【請求項１３】請求項10に記載の符号化装置によって生
    成された９ビットの入力コードワードＹ＝（Y1,Y2,・・
    ・,Y9）を、８ビットの出力データ・ブロックＸ＝（X1,
    X2,・・・,X8）に変換する復号化装置であって、 上記復号化装置が、論理関係 X1＝T3・Y1＋T4＋Q5・Y1・W11＋Q7＋１＋Q9 X2＝（T3＋Q5）・Y2＋T4 X3＝T3・Y3＋T4＋Q5・W11＋Q7・２＋Q9・５＋Q10・
    Y1 X4＝（T3＋Q12）・Y4＋Q4・Y1＋Q5・４＋Q9・W9＋Q10
    ・Y2＋Q11・Y2・Y4＋Q13・Y6 X5＝T5・Y6＋T2・Y9＋T7・Y8＋Q6・Y4＋T6・Y1＋Q13 X6＝T5・Y7＋T8＋Q6・Y3＋Q7・６＋Q10・９＋Q13 X7・T9・Y8＋T8＋Q10・９ X8＝T9・Y9＋T8＋Q6・Y1＋Q7・９ かつ を実施する論理ゲート・アレイを含む、 復号化装置。
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