JPS6315534A - たたみ込み符号器 - Google Patents
たたみ込み符号器Info
- Publication number
- JPS6315534A JPS6315534A JP61161103A JP16110386A JPS6315534A JP S6315534 A JPS6315534 A JP S6315534A JP 61161103 A JP61161103 A JP 61161103A JP 16110386 A JP16110386 A JP 16110386A JP S6315534 A JPS6315534 A JP S6315534A
- Authority
- JP
- Japan
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- output
- shift register
- circuit
- exclusive
- constraint length
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- Granted
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- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誤り訂正符号の符号器に関し、特に符号−の符
号化率が局、拘束長が４と７のたたみ込み符号器に関す
る。
号化率が局、拘束長が４と７のたたみ込み符号器に関す
る。
従来、この種の符号器では、その検査ビットを生成する
回路が第４図（ａ）、（ｂ）に示すように目的とする誤
り訂正符号の拘束長Ｋにより別個に構成されていた。第
４図（ａ）は拘束長Ｋが４の場合で、直列情報データが
端子３１から４段のシフトレジスタ５１に入力され、生
成多項式としてｘ４＋ｘ２＋ｘを用いるときはシフトレ
ジスタ５１の１段目、２段目、４段目の各出力の排他的
論理和を排他的論理和回路５２でとり、生成多項式とし
てｘ４＋ｘ３＋ｘ２＋ｘを用いるときはシフトレジスタ
５１の１段目、２段目、３段目、４段目の各出力の排他
的論理和を排他的論理和回路５３でとることにより、そ
れぞれの検査ビットが生成されて端子４１、４２から出
力される。
回路が第４図（ａ）、（ｂ）に示すように目的とする誤
り訂正符号の拘束長Ｋにより別個に構成されていた。第
４図（ａ）は拘束長Ｋが４の場合で、直列情報データが
端子３１から４段のシフトレジスタ５１に入力され、生
成多項式としてｘ４＋ｘ２＋ｘを用いるときはシフトレ
ジスタ５１の１段目、２段目、４段目の各出力の排他的
論理和を排他的論理和回路５２でとり、生成多項式とし
てｘ４＋ｘ３＋ｘ２＋ｘを用いるときはシフトレジスタ
５１の１段目、２段目、３段目、４段目の各出力の排他
的論理和を排他的論理和回路５３でとることにより、そ
れぞれの検査ビットが生成されて端子４１、４２から出
力される。
同様に、第４図（ｂ）は拘束長Ｋが７の場合で。
直列情報データ３１は端子３２から７段のシフトレジス
タ５４へ入力され、生成多項式としてｘ ７ ＋ｘ Ｓ
＋ｘ４＋ｘ２＋ｘを用いるときはシフトレジスタ５４の
１段目、２段目、４段目、５段目、７段目の各出力の排
他的論理和を排他的論理和回路５５でとり、生成多項式
としてｘ’ ＋Ｘ５＋Ｘ’ ＋Ｘ３＋ｘ２＋ｘを用いる
ときはシフトレジスタ５４の１段目、２段目、３段目、
４段目、５段目、７段目の各出力の排他的論理和を排他
的論理和回路５６でとることにより、それぞれの検査ビ
ットが生成されて端子４３．４４から出力される。
タ５４へ入力され、生成多項式としてｘ ７ ＋ｘ Ｓ
＋ｘ４＋ｘ２＋ｘを用いるときはシフトレジスタ５４の
１段目、２段目、４段目、５段目、７段目の各出力の排
他的論理和を排他的論理和回路５５でとり、生成多項式
としてｘ’ ＋Ｘ５＋Ｘ’ ＋Ｘ３＋ｘ２＋ｘを用いる
ときはシフトレジスタ５４の１段目、２段目、３段目、
４段目、５段目、７段目の各出力の排他的論理和を排他
的論理和回路５６でとることにより、それぞれの検査ビ
ットが生成されて端子４３．４４から出力される。
各端子４１．４２．４３．４４から出力された各検査ビ
ットは符号器内の不図示の回路により、逐次、入力情報
データのビットと組合わされて、それぞれの場合のたた
み込み符号が生成される。
ットは符号器内の不図示の回路により、逐次、入力情報
データのビットと組合わされて、それぞれの場合のたた
み込み符号が生成される。
上述した従来の符号化率が局で拘束長が４と７のたたみ
込み符号器は、拘束長が４の場合と拘束長が７の場合に
分れてそれぞれ別個に構成されており、拘束長が７のた
たみ込み符号器で拘束長が４のたたみ込み符号器を兼用
できず、また、従来の符号化率が雅、拘束長Ｋが４と７
のたたみ込み符号器は、いずれも入力情報データが直列
に入力されるので、符号器はデータの速度に応じた動作
を要求され、高速化に対応するのに難しいという欠点が
ある。
込み符号器は、拘束長が４の場合と拘束長が７の場合に
分れてそれぞれ別個に構成されており、拘束長が７のた
たみ込み符号器で拘束長が４のたたみ込み符号器を兼用
できず、また、従来の符号化率が雅、拘束長Ｋが４と７
のたたみ込み符号器は、いずれも入力情報データが直列
に入力されるので、符号器はデータの速度に応じた動作
を要求され、高速化に対応するのに難しいという欠点が
ある。
本発明のたたみ込み符号器は、入力された直列情報デー
タが順に２ビットずつ直並列変換された、その並列デー
タの各１ビットをそれぞれ入力する各４段構成の第１、
第２のシフトレジスタと、第１のシフトレジスタの３段
目と４段目の出力を、外部からの制御信号により、拘束
長が４と指定されたときそれぞれ阻止し、拘束長が７と
指定されたときそれぞれ出力する第１．第２のゲートと
、第２のシフトレジスタの３段目と４段目の出力を、前
記制御信号により、拘束長が４と指定されたときそれぞ
れ阻旧し、拘束長が７と指定されたときそれぞれ出力す
る第３、第４のゲートと、第１のシフトレジスタの１段
目の出力と第２のシフトレジスタの２段目と３段目の出
力と第１と第２のゲートの各出力を入力する第１の排他
的論理和回路と、第１のシフトレジスタの１段目と２段
目の出力と第２のシフトレジスタの１段目の出力と第３
と第４のゲートの各出力を入力する第２の排他的論理和
回路と、第１の排他的論理和回路の出力と第１のシフト
レジスタの２段目の出力を入力する第３の排他的論理和
回路と、第２の排他的論理和回路の出力と第２のシフト
レジスタの２段目の出力を入力する第４の排他的論理和
回路とよりなる検査ビット生成のための回路を有してい
る。
タが順に２ビットずつ直並列変換された、その並列デー
タの各１ビットをそれぞれ入力する各４段構成の第１、
第２のシフトレジスタと、第１のシフトレジスタの３段
目と４段目の出力を、外部からの制御信号により、拘束
長が４と指定されたときそれぞれ阻止し、拘束長が７と
指定されたときそれぞれ出力する第１．第２のゲートと
、第２のシフトレジスタの３段目と４段目の出力を、前
記制御信号により、拘束長が４と指定されたときそれぞ
れ阻旧し、拘束長が７と指定されたときそれぞれ出力す
る第３、第４のゲートと、第１のシフトレジスタの１段
目の出力と第２のシフトレジスタの２段目と３段目の出
力と第１と第２のゲートの各出力を入力する第１の排他
的論理和回路と、第１のシフトレジスタの１段目と２段
目の出力と第２のシフトレジスタの１段目の出力と第３
と第４のゲートの各出力を入力する第２の排他的論理和
回路と、第１の排他的論理和回路の出力と第１のシフト
レジスタの２段目の出力を入力する第３の排他的論理和
回路と、第２の排他的論理和回路の出力と第２のシフト
レジスタの２段目の出力を入力する第４の排他的論理和
回路とよりなる検査ビット生成のための回路を有してい
る。
このように、外部信号を切替えてゲート回路をオフとし
、またはオンとすることにより、拘束長が４かまたは７
かに応じて同一の回路でそれぞれの場合の検査ビットを
得ることができ、また情報データを並列に処理するため
、符号器がデータの速度に応じた高速化対応ができる。
、またはオンとすることにより、拘束長が４かまたは７
かに応じて同一の回路でそれぞれの場合の検査ビットを
得ることができ、また情報データを並列に処理するため
、符号器がデータの速度に応じた高速化対応ができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のたたみ込み符号器の一実施例で、検査
ビットを生成する回路の回路図、第２図は本実施例にお
いて拘束長Ｋを４としたときの回路構成を示すブロック
図、第３図は本実施例において拘束長Ｋを７としたとき
の回路構成を示すブロック図である。
ビットを生成する回路の回路図、第２図は本実施例にお
いて拘束長Ｋを４としたときの回路構成を示すブロック
図、第３図は本実施例において拘束長Ｋを７としたとき
の回路構成を示すブロック図である。
符号器に入力された直列の情報データは、不図示の直並
列変換回路により、その先頭ビットから順に２ビットの
並列データとされて、４段構成の第１のシフトレジスタ
１に端子１１から２ビー／ トのうち奇数番目の１ビッ
トが逐次入力される。同様に、４段構成の第２のシフト
レジスタ２に端子１２から２ビットのうち偶数番目の１
ビットが逐次入力される。第１と第２のゲート７．８は
、端子１３から入力された信号により、目的とされる符
号の拘束長Ｋが４のときいずれもオフとされ、拘束長Ｋ
が７のときいずれもオンとされて、それぞれ第１のシフ
トレジスタｌの３段目と４段目の出力を阻＋Ｌ Ｌまた
は出力する。同様に、第３と第４のゲート９ 、１０は
、前記信号により、拘束長Ｋが４のときいずれもオフと
され、拘束長Ｋが７のときいずれもオンとされて、それ
ぞれ第２のシフトレジスタ２の３段目の出力と４段目の
出力を阻止しまたは出力する。第１の排他的論理和回路
３は、第１のシフトレジスタ１の１段目の出力と、第２
のシフトレジスタ２の２段目、３段目の各出力と、第１
のゲート７と第２のゲート８の各出力を入力してそれら
の排他的論理和をとり、端子２１に出力する。第２の排
他的論理和回路４は、第１のシフトレジスタ１の１段目
、２段目の各出力と、第２のシフトレジスタ２の１段目
の出力と、第３のゲート９．第４のゲート１０の各出力
を人力してそれらの排他的論理和をとり、端子２２に出
力する。第３の排他的論理和回路５は、第１のシフトレ
ジスタｌの２段目の出力と、第１の排他的論理和回路３
の出力を入力して、それらの排他的論理和をとり端子２
３に出力する。第４の排他的論理和回路６は、第２のシ
フトレジスタ２の２段目の出力と第２の排他的論理和回
路４の出力を入力して、それらの排他的論理和をとり端
子２４に出力する。
列変換回路により、その先頭ビットから順に２ビットの
並列データとされて、４段構成の第１のシフトレジスタ
１に端子１１から２ビー／ トのうち奇数番目の１ビッ
トが逐次入力される。同様に、４段構成の第２のシフト
レジスタ２に端子１２から２ビットのうち偶数番目の１
ビットが逐次入力される。第１と第２のゲート７．８は
、端子１３から入力された信号により、目的とされる符
号の拘束長Ｋが４のときいずれもオフとされ、拘束長Ｋ
が７のときいずれもオンとされて、それぞれ第１のシフ
トレジスタｌの３段目と４段目の出力を阻＋Ｌ Ｌまた
は出力する。同様に、第３と第４のゲート９ 、１０は
、前記信号により、拘束長Ｋが４のときいずれもオフと
され、拘束長Ｋが７のときいずれもオンとされて、それ
ぞれ第２のシフトレジスタ２の３段目の出力と４段目の
出力を阻止しまたは出力する。第１の排他的論理和回路
３は、第１のシフトレジスタ１の１段目の出力と、第２
のシフトレジスタ２の２段目、３段目の各出力と、第１
のゲート７と第２のゲート８の各出力を入力してそれら
の排他的論理和をとり、端子２１に出力する。第２の排
他的論理和回路４は、第１のシフトレジスタ１の１段目
、２段目の各出力と、第２のシフトレジスタ２の１段目
の出力と、第３のゲート９．第４のゲート１０の各出力
を人力してそれらの排他的論理和をとり、端子２２に出
力する。第３の排他的論理和回路５は、第１のシフトレ
ジスタｌの２段目の出力と、第１の排他的論理和回路３
の出力を入力して、それらの排他的論理和をとり端子２
３に出力する。第４の排他的論理和回路６は、第２のシ
フトレジスタ２の２段目の出力と第２の排他的論理和回
路４の出力を入力して、それらの排他的論理和をとり端
子２４に出力する。
次に１本実施例の動作を説明する。
（１）まず、拘束長Ｋが４の場合について説明する。
この場合、すべてのゲー）７，８，９．１０がオフとさ
れるため第１と第２のシフトレジスタ１゜２の３段目、
４段目の各出力が、第２のシフトレジスタの３段目出力
の一部を除きすべて阻止されるので、第２図に示す回路
構成となる。入力された直列の情報データのある時点に
おけるビット系列を・・・−’ｔ ＋ ’Ｌ”１．＋
ｔ＋２１ Ｉｔや３．・・・（ただしｔは奇数番とする
）とすると、不図示の直並列変換回路により２ビットの
並列信号の組（１ｔ。
れるため第１と第２のシフトレジスタ１゜２の３段目、
４段目の各出力が、第２のシフトレジスタの３段目出力
の一部を除きすべて阻止されるので、第２図に示す回路
構成となる。入力された直列の情報データのある時点に
おけるビット系列を・・・−’ｔ ＋ ’Ｌ”１．＋
ｔ＋２１ Ｉｔや３．・・・（ただしｔは奇数番とする
）とすると、不図示の直並列変換回路により２ビットの
並列信号の組（１ｔ。
ｉｔ−＋）、 （ｉｔ−２，１ｔ−３）に変換されて
端子１１．１２から逐次入力されるため、第１のシフト
レジスタｌの２段目と１段目にはビット１ｔとビット
！ｔ＊２が、第２のシフトレジスタの２段目と１段目に
はビットｉｔ＊＋ とビットｉｔや３が入力されている
。
端子１１．１２から逐次入力されるため、第１のシフト
レジスタｌの２段目と１段目にはビット１ｔとビット
！ｔ＊２が、第２のシフトレジスタの２段目と１段目に
はビットｉｔ＊＋ とビットｉｔや３が入力されている
。
したがって、端子２２からは、第２の排他的論理和回路
４を介してビットｌｔとビット １ｔ、２ とビット！
ｚ＋３の排他的論理和の信号が得られ、これは第４図（
ａ）の従来の回路で説明した生成多項式ｘ ４ ＋ Ｘ
２＋ Ｘを用いたときの信号と全く同一である。同様
に、端子２４からは、第２と第４の排他的論理和回路４
．６を介してビットｉ、とビットｌい、とビット ｉｔ
や２とビットｌｔや３の排他的論理和の信号が得られ、
これは第４図（ａ）の従来の回路で説明した生成多項式
ｘ’ ＋ｘ３＋ｘ２＋ｘを用いたときの信号と全く同一
である。端子２２と端子２４から出力されたこれらの信
号は、それぞれ、岐後尾のビットｉｔや、に検査ビット
として不図示の回路により結合されて、符号化率が局、
拘束長Ｋが４のたたみ込み符号として出力される。
４を介してビットｌｔとビット １ｔ、２ とビット！
ｚ＋３の排他的論理和の信号が得られ、これは第４図（
ａ）の従来の回路で説明した生成多項式ｘ ４ ＋ Ｘ
２＋ Ｘを用いたときの信号と全く同一である。同様
に、端子２４からは、第２と第４の排他的論理和回路４
．６を介してビットｉ、とビットｌい、とビット ｉｔ
や２とビットｌｔや３の排他的論理和の信号が得られ、
これは第４図（ａ）の従来の回路で説明した生成多項式
ｘ’ ＋ｘ３＋ｘ２＋ｘを用いたときの信号と全く同一
である。端子２２と端子２４から出力されたこれらの信
号は、それぞれ、岐後尾のビットｉｔや、に検査ビット
として不図示の回路により結合されて、符号化率が局、
拘束長Ｋが４のたたみ込み符号として出力される。
（２）次に、拘束長Ｋが７の場合について説明する。
この場合、すべてのゲート７．８，９．１０がオンとさ
れるため第１と第２のシフトレジスタ１゜２の３段目、
４段目の各出力がすべて出力されるので、第３図に示す
回路構成となる。この場合も、入力された直列の情報デ
ータのある時点におけるビット系列を”’、’Ｌ ＋
Ｉｔ日 ＩＮｌ ｌｔ◆６１１ｔｏ７とすることに
より、上述した拘束長Ｋが４の場合と全く同様にして、
端子２１から第４図（ｂ）の従来の回路で説明した生成
多項式ｘ’ ＋ｘ５＋ｘ’ 十ｘ２＋ｘを用いたときの
信号と同一の信号が出力され、端子２３からは第４図（
ｂ）の従来の回路で生成多項式Ｘ７＋ｘ５＋Ｘ４＋Ｘ３
＋ｘ２＋Ｘを用いたときの信号と同一の信号が出力され
ることは、容易に類推できる。端子２１と端子２３から
出力されたこれらの信号は、それぞれ、最後尾のビット
ｉｔ＋６に検査ビットとして不図示の回路により結合さ
れて符号化率が弓、拘束長Ｋが７のたたみ込み符号とし
て出力される。
れるため第１と第２のシフトレジスタ１゜２の３段目、
４段目の各出力がすべて出力されるので、第３図に示す
回路構成となる。この場合も、入力された直列の情報デ
ータのある時点におけるビット系列を”’、’Ｌ ＋
Ｉｔ日 ＩＮｌ ｌｔ◆６１１ｔｏ７とすることに
より、上述した拘束長Ｋが４の場合と全く同様にして、
端子２１から第４図（ｂ）の従来の回路で説明した生成
多項式ｘ’ ＋ｘ５＋ｘ’ 十ｘ２＋ｘを用いたときの
信号と同一の信号が出力され、端子２３からは第４図（
ｂ）の従来の回路で生成多項式Ｘ７＋ｘ５＋Ｘ４＋Ｘ３
＋ｘ２＋Ｘを用いたときの信号と同一の信号が出力され
ることは、容易に類推できる。端子２１と端子２３から
出力されたこれらの信号は、それぞれ、最後尾のビット
ｉｔ＋６に検査ビットとして不図示の回路により結合さ
れて符号化率が弓、拘束長Ｋが７のたたみ込み符号とし
て出力される。
たたみ込み符号はこのように、先行するブロックの情報
ビットが拘束長内の各ブロックの符号化にも影響を及ぼ
すものである。
ビットが拘束長内の各ブロックの符号化にも影響を及ぼ
すものである。
なお、本実施例では、第１のシフトレジスタｌに直列入
力情報データの奇数順位のビットが入力され、第２のシ
フトレジスタ２にその偶数順位のビットが入力されるも
のとしたが、その逆でも差支えなく、また、ある特定の
生成多項式を用いて動作を説明したが、その他の生成多
項式を用いた場合にも適用できることは容易に類推され
る。
力情報データの奇数順位のビットが入力され、第２のシ
フトレジスタ２にその偶数順位のビットが入力されるも
のとしたが、その逆でも差支えなく、また、ある特定の
生成多項式を用いて動作を説明したが、その他の生成多
項式を用いた場合にも適用できることは容易に類推され
る。
以上説明したように本発明は、符号化率が局。
拘束長が４と７のたたみ込み符号器において、２個の４
段構成のシフトレジスタと、４個の排他的論理和回路と
、４個のゲートを用いて検査ビットを生成するための回
路を構成し、外部からの制御信号を用いて、拘束長が４
のときすべてのゲートをオフとし、拘束長が７のときす
べてのゲートをオンとすることにより、一つの回路で拘
束長が４、または７のときのいずれでも検査ビットを生
成することができ、かつ、並列処理された情報、データ
を扱うため、従来の回路で処理できなかった高速データ
処理にも対応できる効果がある。
段構成のシフトレジスタと、４個の排他的論理和回路と
、４個のゲートを用いて検査ビットを生成するための回
路を構成し、外部からの制御信号を用いて、拘束長が４
のときすべてのゲートをオフとし、拘束長が７のときす
べてのゲートをオンとすることにより、一つの回路で拘
束長が４、または７のときのいずれでも検査ビットを生
成することができ、かつ、並列処理された情報、データ
を扱うため、従来の回路で処理できなかった高速データ
処理にも対応できる効果がある。
第１図は本発明のたたみ込み符号器の一実施例で、検査
ピント生成の回路を示すブロック図、第２図は第１図に
おいて拘束長Ｋを４としたときのブロック図、第３図は
第１図において拘束長Ｋを７としたときのブロック図、
第４図（ａ）、（ｂ）は本実施例に対応する従来の回路
の検査ビット生成の回路を示すブロック図である。 ｌ、２・・・シフトレジスタ。 ３．４，５．６・・・排他的論理和回路、７．８，９．
１０・・・ゲート、 １１ 、１２・・・並列データの入力端子、１３・・・
拘束長の制御信号入力端子、２１．２２，２３．２４・
・・検査ビットの出力端子、Ｋ・・・拘束長。 ｊ （” ｆ ｔ＊７・・・入力情報データのビット。
ピント生成の回路を示すブロック図、第２図は第１図に
おいて拘束長Ｋを４としたときのブロック図、第３図は
第１図において拘束長Ｋを７としたときのブロック図、
第４図（ａ）、（ｂ）は本実施例に対応する従来の回路
の検査ビット生成の回路を示すブロック図である。 ｌ、２・・・シフトレジスタ。 ３．４，５．６・・・排他的論理和回路、７．８，９．
１０・・・ゲート、 １１ 、１２・・・並列データの入力端子、１３・・・
拘束長の制御信号入力端子、２１．２２，２３．２４・
・・検査ビットの出力端子、Ｋ・・・拘束長。 ｊ （” ｆ ｔ＊７・・・入力情報データのビット。
Claims (1)
- 【特許請求の範囲】 たたみ込み符号器において、 入力された直列情報データが順に２ビットずつ直並列変
換された、その並列データの各１ビットをそれぞれ入力
する各４段構成の第１、第２のシフトレジスタと、 第１のシフトレジスタの３段目と４段目の出力を、外部
からの制御信号により、拘束長が４と指定されたときそ
れぞれ阻止し、拘束長が７と指定されたときそれぞれ出
力する第１、第２のゲートと、 第２のシフトレジスタの３段目と４段目の出力を、前記
制御信号により、拘束長が４と指定されたときそれぞれ
阻止し、拘束長が７と指定されたときそれぞれ出力する
第３、第４のゲートと、第１のシフトレジスタの１段目
の出力と第２のシフトレジスタの２段目と３段目の出力
と第１と第２のゲートの各出力を入力する第１の排他的
論理和回路と、 第１のシフトレジスタの１段目と２段目の出力と第２の
シフトレジスタの１段目の出力と第３と第４のゲートの
各出力を入力する第２の排他的論理和回路と、 第１の排他的論理和回路の出力と第１のシフトレジスタ
の２段目の出力を入力する第３の排他的論理和回路と、 第２の排他的論理和回路の出力と第２のシフトレジスタ
の２段目の出力を入力する第４の排他的論理和回路とよ
りなる検査ビット生成のための回路を有することを特徴
とするたたみ込み符号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161103A JPH0728228B2 (ja) | 1986-07-08 | 1986-07-08 | たたみ込み符号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161103A JPH0728228B2 (ja) | 1986-07-08 | 1986-07-08 | たたみ込み符号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315534A true JPS6315534A (ja) | 1988-01-22 |
| JPH0728228B2 JPH0728228B2 (ja) | 1995-03-29 |
Family
ID=15728661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61161103A Expired - Lifetime JPH0728228B2 (ja) | 1986-07-08 | 1986-07-08 | たたみ込み符号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728228B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999063692A1 (en) * | 1998-05-30 | 1999-12-09 | Samsung Electronics Co., Ltd. | Device and method for generating and distributing coded symbols in cdma communication system |
-
1986
- 1986-07-08 JP JP61161103A patent/JPH0728228B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999063692A1 (en) * | 1998-05-30 | 1999-12-09 | Samsung Electronics Co., Ltd. | Device and method for generating and distributing coded symbols in cdma communication system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0728228B2 (ja) | 1995-03-29 |
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