JP2005502257A - 多重積分により信号を符号化及び復号する変調コードシステム及び方法 - Google Patents

Abstract

本発明は、エンコーダ及びデコーダを含む変調コードシステム、並びに２つの対応する変調コード方法に関するものである。更に詳細にいうと、上記エンコーダ（１００）はオリジナル信号ｓを、所定の第２の条件を満たす符号化信号ｃに変換するよう作用する。斯様な符号化信号は、例えば、チャンネル（３００）を介して送信されるか、又は記録媒体上に記憶される。受信又は復元の後、上記符号化信号ｃはオリジナル信号ｓを再生するためにデコーダ（２００）により復号される。本発明の目的は、既知の変調コードシステム及び方法を、斯かるシステム及び方法の具体化が少ないハードウェアしか必要としないように改善することにある。この目的は、上記エンコーダ（１００）が変調コードエンコーダ（１１０）と、該変調コードエンコーダ（１１０）の出力信号のＮ回の積分を可能にする変換器エンコーダ（１２０）との直列接続を有することにより達成される。更に、この目的は、デコーダ（２００）を、上記符号化信号ｃをＮ回微分する変換器デコーダと、変調コードデコーダ（２１０）との直列接続により具現化することにより達成される。ここで、Ｎは１より大きな整数である。

Description

【技術分野】
【０００１】
本発明は、図６に示すように、チャンネル３００を介して送信されるか又は記録媒体上に記憶される前に、オリジナル信号ｓを所定の第２条件を満たすような符号化信号ｃに変換するエンコーダ１００を含む変調コードシステムに関する。該変調コードシステムは、更に、復元又は受信後に、上記符号化信号ｃを上記オリジナル信号ｓに復号するデコーダ２００も有する。
【０００２】
従来既知の斯様な変調コードシステムは、データ伝送システム又はデータ記憶システムにかなり使用されている。
【０００３】
本発明は、更に、上記エンコーダ１００及びデコーダ２００を動作させる既知の方法にも関する。
【背景技術】
【０００４】
伝統的に、変調コードシステムのエンコーダ又はデコーダは、例えば数え上げ符号化方法（enumerative encoding method）又は統合スクランブリング方法（integrated scrambling method）のような特定の変調方法を使用している。上記数え上げ符号化方法は、例えば、１９９７年９月のＩＥＥＥTrans. Inform. Theory、第IT-43巻、第５号、第１３８９〜１３９９頁におけるK.A.S. Imminkによる「制限されたチャンネルのチャンネル容量に近づく実用的方法」から既知である。また、上記統合スクランブリング方法は、例えば１９９９年、オランダ国、シャノン基金出版のK.A.S. Imminkによる「大容量データ記憶システム用のコード」から既知である。
【０００５】
これらの方法は、オリジナル信号ｓのｙｘｃなる複雑な条件（制約）を満足する信号ｃへの変換を、通常は１に近い変調コードレートで可能にする。変調コードのレートは、ソースシンボル当たりの符号化信号の平均数を示す数である。例えば、１／２コードのレートのエンコーダは、各ソースシンボルに対して（平均で）２つの符号化シンボルを生成する。
【０００６】
斯様な既知の変調コードシステムのうちの少なくともデコーダは、高速動作を可能にするために通常はハードウェアで実施化される。しかしながら、上述した変調コード方法のハードウェアによる実施化は、例えば所要のテーブルを記憶するために、不利にも非常に多くのハードウェアを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、従来技術から開始して、既知の変調コードシステム並びに斯かる変調コードシステムのエンコーダ及びデコーダを動作させる既知の方法を、これらが少ないハードウェアで済むように改善することにある。
【課題を解決するための手段】
【０００８】
上記目的は、請求項１に記載されているように、上記エンコーダを該エンコーダがオリジナル信号ｓを所定の第１条件を満たす中間信号ｔに変換する変調コードエンコーダと、該中間信号ｔをＮ回積分して前記符号化信号ｃを発生する変換器エンコーダとを有するように具現化すると共に、上記デコーダを該デコーダが復元の後に上記符号化信号ｃをＮ回微分して上記中間信号ｔを再生する変換器デコーダと、該中間信号ｔを前記オリジナル信号ｓに復号する変調コードデコーダとを有するように具現化することにより達成され、ここで、Ｎは１より大きい整数である。
【０００９】
上記第１条件（制約）は、一般的に、第２条件よりも簡単、等しい又は一層複雑とすることができる。しかしながら、好ましい実施例においては、上記第１条件は、通常、第２条件よりも簡単とする。
【００１０】
当該変調コードシステムの請求項に記載された構成、特に上記変調コードエンコーダのエンコーダ内での変換器エンコーダとの直列接続、及び上記変換器デコーダのデコーダ内での上記変調コードデコーダとの直列接続は、斯かるエンコーダ及びデコーダを実施化するためのハードウェア費用が有利にも大幅に低減されることを保証する。
【００１１】
更に、上記目的は、請求項２に記載されたエンコーダにより達成される。上述した利点は、該エンコーダにも同様に当てはまる。
【００１２】
上記エンコーダの簡単且つより廉価な構成の一例が請求項３に記載されている。
【００１３】
該エンコーダは、好ましくは、高い動作速度を保証するためにハードウェアにより構成されるものとする。
【００１４】
当該方法は、１に近い変調コードレートにとり特に好適である。その場合、変調コードエンコーダ及び変換器エンコーダは、共に１に近い変調コードレートを有さなければならない。何故なら、全体のエンコーダの変調コードレートは上記変調コードエンコーダ及び変換器エンコーダの変調コードレートの積に対応するからである。
【００１５】
有利には、上記変調コードエンコーダは（０，ｋ）エンコーダとし、その場合において、中間信号ｔは（０，ｋ）制約を受け、かくして、上記第１条件は非常に簡単な条件を満たすことになる。
【００１６】
更に、本発明の前記目的は、オリジナル信号ｓを所定の第２条件を満たす符号器信号ｃに変換する請求項７に記載した符号化方法により達成される。該符号化方法の利点は、上記エンコーダの上述した利点に対応する。
【００１７】
更に、本発明の前記目的は請求項８に記載されたデコーダにより達成される。該デコーダの利点、即ち該デコーダを実施化するために少ないハードウェアしか要しないという利点は、上述した利点に対応する。
【００１８】
上記変換器デコーダは、スライディングブロックデコーダを表す。
【００１９】
該変換器デコーダは、好ましくは、高い動作速度を達成するために少なくとも部分的にはハードウェアで構成される。
【００２０】
非常に単純な実施例においては、前記変調コードデコーダは（０，ｋ）デコーダであり、その結果、該デコーダは単純な（０，ｋ）パターンに制限された中間信号ｔをオリジナル信号ｓに復号する。
【００２１】
本発明の他の有利な実施例は、従属請求項に記載されている。
【００２２】
最後に、本発明の前記目的は、請求項１３に記載された復号方法により達成され、この方法の利点は上述したデコーダの利点と対応する。
【００２３】
６枚の図を参照して説明がなされる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明による変調コードシステムの幾つかの実施例を図１ないし５を参照して説明する。更に詳細には、変調コードシステムのハードウェア構成を図１ないし３を参照して説明し、該システムの動作を図４及び５を参照して説明する。
【００２５】
図１は、本発明による変調コードシステムを示す。該システムは、オリジナル信号ｓを所定の第１条件（constraints：制約）を満たすような中間信号ｔに変換する変調コードエンコーダ１１０と、該中間信号ｔを当該エンコーダ１００のエンコーダ出力信号ｃに変換する変換器エンコーダ１２０とを有し、該信号ｃは第２条件（制約）を満たす。変換器エンコーダ１２０は、上記中間信号ｔをＮ回積分するＮ個の積分器１２０-1、…、１２０-Nの直列接続を有している。該変換器エンコーダ１２０に出力される前に上記信号ｔをラッチするメモリ（図示略）を、上記変調コードエンコーダ１１０と上記変換器エンコーダ１２０との間に設けることもできる。
【００２６】
上記エンコーダ１００から出力されたエンコーダ信号ｃは、例えばチャンネル３００を介して送信されるか、又は記録媒体（図示略）上に記憶される。
【００２７】
受信又は復元の後、上記符号化信号ｃはデコーダ２００により入力される。該デコーダ２００において、上記符号化信号ｃは先ず変換器デコーダ２２０により前記中間信号ｔへ変換して戻される。次いで、該中間信号は変調コードデコーダ２１０により前記オリジナル信号ｓに復調される。上記中間信号ｔをラッチするメモリ（図示略）を上記変換器デコーダ２２０と上記変調コードデコーダ２１０との間に設けることもできる。
【００２８】
変換器デコーダ２２０は、復元後に上記エンコーダ信号ｃをN回微分して上記中間信号ｔを発生するＮ個の微分器２２０-1、…、２２０-Nの直列接続を有している。
【００２９】
以下の図２ないし５の詳細な説明においては、信号ｓ、ｔ及びｃは、各々、例示としてビットｓ_ｊ、ｔ_ｊ及びｃ_ｊの系列であると仮定し、ここで上記パラメータｊは斯かる信号又は系列のクロックを表している。
【００３０】
図２は、ｎ＝１〜Ｎとした場合の、前記積分器１２０-nのうちの１つの実施例を示している。この積分器１２０-nは論理ＸＯＲゲート１２１-nと遅延エレメント１２２-nとを有している。遅延エレメント１２２-nはビット系列ｔ_j-1 ⁽ⁿ⁾を表す信号ｔ⁽ⁿ⁾を発生するように作用する。該遅延エレメント１２２-nは、例えばフリップフロップとして実施化することができる。信号ｔ⁽ⁿ⁾はｎ回積分された後の中間信号ｔ＝ｔ⁽⁰⁾に対応する。ビットｔ_j-1 ⁽ⁿ⁾は前記論理ＸＯＲゲート１２１-nに帰還されて、ｎ−１回積分された後の前記中間信号ｔに対応する信号ｔ^(n-1)のビットｔ_j ^(n-1)とＸＯＲ合成される。該ＸＯＲ合成の結果は、当該積分器１２０-nの出力を表す。
【００３１】
図３は、前記変換器デコーダ２２０において縦続接続される微分器２２０-nの一実施例を示している。該実施例によれば、微分器２２０-nは、微分器入力信号ｔ⁽ⁿ⁾のビットｔ_j ⁽ⁿ⁾を入力すると共に、ｔ_j-1 ⁽ⁿ⁾ビット系列を表すような出力信号を発生する遅延エレメント２２４-nを有している。ここで、遅延エレメント２２４-nもフリップフロップとして構成することができる。更に、微分器の当該実施例は、上記遅延エレメント２２４-nの出力信号を上記微分器入力信号ｔ⁽ⁿ⁾のビットｔ_j ⁽ⁿ⁾と論理ＸＯＲ合成して微分器出力ビット系列ｔ_j ^(n-1)を発生する論理ＸＯＲゲート２２５-nを有している。
【００３２】
上記エンコーダ１００及びデコーダ２００の動作を、図４及び５を参照して詳細に説明する。
【００３３】
図４において、変調コードエンコーダ１１０及び変換器エンコーダ１２０の動作を詳細に説明する。即ち、変調コードエンコーダ１１０はオリジナル入力信号ｓを入力し、該信号のソースビットｓ_jは、各々、ｐビットのブロックｓ_np、ｓ_np+1、…、ｓ_(n+1)p-1にグループ化される（方法ステップＳ４-1参照）。
【００３４】
次いで、これらのブロックは、方法ステップＳ４-2により、各々ｑビットのコードワードブロックｔ_nq ⁽⁰⁾、…、ｔ_(n+1)q-1 ⁽⁰⁾に符号化される。この符号化は、エンコーダ１１０において所与の変調コードを用いて変調コードレートｐ／ｑで実施される。結果として、ビット系列ｔ_j ⁽⁰⁾を表す中間信号ｔ＝ｔ⁽⁰⁾が発生される。
【００３５】
方法ステップＳ４-3においては、第１積分が実行される前に、積分パラメータｋが１に設定される。該パラメータｋは、大凡、当該変換器エンコーダ１２０で現在実行されている積分ステップの番号を表す。次いで、当該変換器エンコーダ１２０において前のビットｔ_j ^(k-1)から、下記の式（ステップＳ４-4参照）に従って新たなビットｔ_j ^(k)を計算することにより積分ステップが実行される：
【数１】

ここで、丸内の十字はＸＯＲ合成を表している。
【００３６】
次いで、積分パラメータｋはｋ＋１に設定される。このｋの新たな設定値は、方法ステップＳ４-5により、当該変換器エンコーダ１２０で全体として実行されるべき積分の所定数Ｎと比較される。該所定数Ｎの積分が未だ実行されていない場合は、方法ステップＳ４-4及びＳ４-5が、最終的に合計Ｎ回の積分が実行されるまで必要な回数だけ繰り返される。その後、上記Ｎ回の積分処理の結果として得られると共にビット系列ｃ_jを表す符号化信号ｃが、チャンネル３００に出力されるか又は記録媒体（図示略）に記憶される。
【００３７】
図５は、変換器デコーダ２２０及び当該デコーダ２００の一部としての後続の変調コードデコーダ２１０の動作を示している。該デコーダ２００は、概ね、図４に示したエンコーダ１００の逆の動作を実行する。
【００３８】
図５によれば、変換器デコーダ２２０は上記チャンネル３００を介しての送信の後の、又は上記記録媒体からの復元の後の符号化信号ｃを入力する。先ず、微分パラメータｋ’が、エンコーダ１００において実行される積分の所定数に対応するような微分の所定数を表すＮに設定される。この初期化は、方法ステップＳ５-1において実行される。
【００３９】
上記初期化の後に、最初の微分が方法ステップＳ５-2に従い微分器２２０-Nにより実行される。更に詳細には、該微分は古いビットｔ_j ^{k ’}から下記式に従って新たなビットｔ_j ^{k ’ -1}を計算することにより実行され：
【数２】

ここで、丸内の十字はＸＯＲ合成を表している。
【００４０】
次に、上記微分パラメータｋ’は１だけ減少され、次いで方法ステップＳ５-3において１と比較される。方法ステップＳ５-3における上記比較の結果、所定回数Ｎの微分が未だ実行されていない場合は、方法ステップＳ５-2及びＳ５-3が縦続接続された微分器２２０-(N-1)、…、２２０-1において繰り返される。
【００４１】
これに反して、方法ステップＳ５-3における上記比較の結果、Ｎ回の微分が順に実行された場合は、結果としての中間信号ｔ_j ⁰＝ｔ_jが変調コードデコーダ２１０に入力される。ここでは、上記中間信号ｔ_j ⁰のビットが、方法ステップＳ５-4により、各々ｑビットのブロックｔ_nq ⁽⁰⁾、…、ｔ_(n+1)q-1 ⁽⁰⁾にグループ化される。
【００４２】
最後に、上記ブロックは方法ステップＳ５-5に従ってオリジナル信号ｓ_jのソースワードｓ_np、…、ｓ_(n+1)p-1に復号される。この復号ステップＳ５-5は、所定の変調コードの変調コードデコーダ２１０を用いて実行される。
【００４３】
次に、変換器エンコーダ１２０の動作を２つの例を示すことにより説明する。しかしながら、これら２つの例を示す前に、基本定義を短く説明する。説明の簡略化ために、以下では信号を系列とも呼ぶ。
【００４４】
簡単な条件を満たす信号は、例えば、（０，ｋ）制限信号であり、該信号は連続する零の数が多くてもｋであるような二進信号である。対照的に、複雑な条件を満足する信号は、例えば表１に掲げるアンチホイッスル（anti-whistle）パターンの遷移パターンのような一層複雑なパターンに従うランレングス制限を有するような信号である。
【００４５】
【表１】

【００４６】
ランレングス制限ＲＬＬコードは、デジタル伝送及び記録システムに広く適用されている。ＲＬＬ系列は２つのパラメータ、即ちｄ及びｋにより特徴付けられ、これらパラメータは最小及び最大ランレングスを各々指定する。ここで適切な例は、ｋ制限である。ｋ制限系列は１及び０により表され、ここで、１は遷移を示し、０は遷移無しを示す。ｋ制限系列においては、連続する０の数がｋに制限される。１回の積分の後、ｋ＋１の同一のシンボルの最大のランを伴うデータ系列が形成される。該ｋ制限は、データの遷移が規則的に生じ、適切なタイミング回復を容易にする。スペクトル内のＤＣ成分を拒絶するシステム（例えば、デジタル磁気記録）の場合、ｋ制限は自動利得制御が適切に機能することも保証する。
【００４７】
伝送及び記録システムにおける更に高いデータレート及び密度を目指す要求の結果、ナイキスト周波数より上には殆ど余分な帯域幅を有さないような最近のシステムとなった。このような理由で、所謂ｋ_２制限を介してナイキストレートデータパターン
【数３】

又は
【数４】

のランレングスを制限することが望ましい。
【００４８】
タイミング回復及び自動利得制御以外に、多くのデータ受信機は適応的帯域幅制御又は等化も実施する。強力な等化器の適応化のためには、受信された系列内に少なくとも２つの別個の周波数成分が含まれていなければならない。通過帯域システム（例えば、デジタル磁気記録）に関して、表２は直流ＤＣとナイキスト周波数との間（内包的ではない）の通過帯域内に多くても単一周波数成分を有するような全てのデータパターンを掲載している。制限ｋ_２、ｋ_３、ｋ₄ ^a、ｋ₄ ^b及びｋ_６は、周期２、３、４及び６のシンボル間隔でパターンを制限すると定義される。これらの制限は、一緒に、アンチホイッスル制限と呼ばれる。これらのアンチホイッスル制限は、既に、ハードディスク用途用のチャンネルＩＣに簡単な８／９極性ビットコーダを用いて実施化されている。
【００４９】
この紹介の後、上述した第１の例が示される。該例は、ｋ制限系列に対する多重積分に関係するものである。
【００５０】
ｋ制限系列ｓ_０は、１回の積分の後に、ＤＣ系列に対してｋ＋１に等しい最大ランレングスを持つ系列ｓ_１を生成することが、良く知られている。後に自明となる理由により、以降ではアルファベット｛０，１｝が使用される。
【００５１】
【表２】

【００５２】
１回の積分の後、制限系列は：
【数５】

となる。ｔ^1a及びｔ^1bに対する最大ランレングスはｋ＋１に等しい。ｔ^１に対する２回目の積分は、下記制限系列を伴うｔ^２を生成する：
【数６】

ｔ^2a、ｔ^2b及びｔ^2cに対する最大ランレングスは全てｋ＋２に等しくなる。同様に、３回目の積分は下記の制限系列を伴うｔ^３を生成する：
【数７】

ｔ^3a、ｔ^3b、ｔ^3c及びｔ^3dに対する最大ランレングスは全てｋ＋３に等しくなる。４回目の積分は、下記制限系列を伴うｔ^４を生成する：
【数８】

ｔ^4a、ｔ^4b、ｔ^4c、ｔ^4d、ｔ^4e及びｔ^4fに対する最大ランレングスは全てｋ＋４に等しくなる。４回の積分の後、ｋ^4a及びｋ^4bの制限も、ｋ＋４なるランレングスに制限される。同様に注記に値するのは、４回目の積分の後、制限されている系列はｔ^4a、ｔ^4b、ｔ^4c、ｔ^4d、ｔ^4e、ｔ^4fのもののみであるということである。このことは、無関係な制限を導入するような余分な冗長性が持ち込まれていないことを意味している。
【００５３】
明らかに、積分の数は増加させることができる。しかしながら、…００００１１１１００００１１１１…のような無傷な系列は５番目の積分の後に出現する。しかしながら、更なる多重積分は、オリジナルのｋ制限系列からｋ_３又はｋ_６制限を伴う系列を生成することはできない。
【００５４】
多重積分は、興味ある有用な制限を伴う系列を生成する。これらの結果が表３にまとめられる。
【００５５】
【表３】

【００５６】
この方法の利点は下記のものを含む。
１．ｋ制限系列を生成する既存及び既知の方法に対する最適なてこ応用方法である。
２．ｋ制限からｋ２及びｋ^4a及びｋ^4b制限へ拡張するために簡単なハードウェアしか要さない。
３．ｍ回の積分の後、ｋ＋１からｋ＋ｍへのランレングスの増加という僅かな犠牲で、オリジナルのｋ制限系列の同一のコードレートが維持される。ｋは小さくすることができるが（例えば、簡単な１６／１７コーダにおけるｋ＝６）、結果としてのｋ’は依然として許容可能である。
【００５７】
以下、変換器エンコーダ１２０の動作の第２例を示す。
【００５８】
この第２例は、ｋ及びｋ^3a制限の系列ｔ＝ｔ⁽⁰⁾で開始することにより、アンチホイッスル制限を受けるような系列を生成することを狙いとするものである。ｋ＋１は系列…１１１１１１…又は…００００００…の最大ランレングスを示し、ｋ^3a＋１は系列…１１０１１０１１０…の最大ランレングスを示す。更に、ｋ＝ｋ^3aと仮定する。これらが等しくない場合、以降に得られる制限系列が異なる最大ランレングスを有するかも知れないことのみを意味する。
【００５９】
１回目の積分の後、制限系列は、
【数９】

となる。これら系列の全てに対する最大ランレングスはｋ＋１に等しい。ｔ^１に対する２回目の積分は、下記制限系列を伴うｔ^２を生成する。
【数１０】

これらの系列の全てに対する最大ランレングスはｋ＋２に等しい。同様に、３回目の積分は下記制限を伴うｔ^３を生成する。
【数１１】

これらの系列に対する最大ランレングスはｋ＋３に等しい。系列ｔ^3jは、ランレングスが副産物として制限された“無傷の”系列であることを強調すべきであろう。４回目の積分は下記制限系列を伴うｔ^４を生成する。
【数１２】

【００６０】
これら系列の全てに対する最大ランレングスはｋ＋４に等しい。全ての系列はアンチホイッスル制限を受ける。しかしながら、余分な“無傷”系列ｔ^4j及びｔ^4kも制限系列のリストに含まれ、このことは、コードレート内の不必要な冗長性が導入されたことを意味する。
【００６１】
以上、本発明を該発明の好ましい実施例に関連して説明したが、これらは限定することのない例であると理解されたい。かくして、当業者にとっては、請求項に記載された本発明の範囲から逸脱すること無しに、種々の変形例を着想することが可能である。
【００６２】
また、“有する”なる動詞及びその活用形は、請求項に記載されたもの以外の構成要素又はステップの存在を排除するものではない。更に、単数形の構成要素は複数の斯かる構成要素の存在を排除するものではない。また、請求項において、括弧内に配置された符号は当該請求項の範囲を限定するものと見なしてはならない。また、本発明はハードウェア及びソフトウェアにより構成することができる。また、幾つかの“手段”は、同一のハードウェア品目により表すことができる。更に、本発明は各及び全ての新規なフィーチャ又はフィーチャの組み合わせに存するものである。
【図面の簡単な説明】
【００６３】
【図１】図１は、本発明による変調コードシステムを示す。
【図２】図２は、積分器の一実施例を示す。
【図３】図３は、微分器の一実施例を示す。
【図４】図４は、本発明による符号化処理を説明するフローチャートを示す。
【図５】図５は、本発明による復号処理を説明するフローチャートを示す。
【図６】図６は、既知の変調コードシステムを示す。

Claims (13)

1. チャンネルを介して送信されるか又は記録媒体に記憶される前に、オリジナル信号ｓを所定の第２条件を満たす符号化信号ｃに変換するエンコーダと、
   復元の後に、前記符号化信号ｃを前記オリジナル信号ｓに復号するデコーダと、
   を有する変調コードシステムにおいて、
   前記エンコーダが、前記オリジナル信号ｓを所定の第１条件を満たす中間信号ｔに変換する変調コードエンコーダと、該中間信号ｔをＮ回積分して前記符号化信号ｃを発生する変換器エンコーダとを有し、
   前記デコーダが、復元後に前記符号化信号ｃをＮ回微分して前記中間信号ｔを再生する変換器デコーダと、該中間信号ｔを前記オリジナル信号ｓに復号する変調コードデコーダとを有し、Ｎが１より大きな整数である、
   ことを特徴とする変調コードシステム。
2. 請求項１に記載のシステムの一部としてのエンコーダにおいて、
   前記オリジナル信号ｓを所定の第１条件を満たす中間信号ｔに変換する前記変調コードエンコーダと、
   該中間信号ｔをＮ回積分して前記符号化信号ｃを発生する前記変換器エンコーダと、
   を有することを特徴とするエンコーダ。
3. 請求項２に記載のエンコーダにおいて、前記変換器エンコーダがＮ個の積分器の縦続接続を有し、これら積分器の各々が論理ＸＯＲゲートと遅延エレメントとを有し、該遅延エレメントは積分器出力信号を発生し、該積分器出力信号は前記論理ＸＯＲゲートに帰還されて、入力される積分器入力信号とＸＯＲ合成され、これにより前記遅延エレメントへ入力される信号を発生することを特徴とするエンコーダ。
4. 請求項２に記載のエンコーダにおいて、前記変換器エンコーダがハードウェアで構成されることを特徴とするエンコーダ。
5. 請求項２に記載のエンコーダにおいて、当該エンコーダが１に近い変調コードレートを有することを特徴とするエンコーダ。
6. 請求項２に記載のエンコーダにおいて、前記変調コードエンコーダが（０，ｋ）エンコーダであることを特徴とするエンコーダ。
7. オリジナル信号ｓを所定の第２条件を満たす符号化信号ｃに変換する符号化方法において、
   前記オリジナル信号ｓを所定の第１条件を満たす中間信号ｔに変換するステップと、
   該中間信号ｔをＮ回積分して符号化信号ｃを発生するステップと、
   を有することを特徴とする符号化方法。
8. 請求項１に記載のシステムの一部としてのデコーダにおいて、
   前記符号化信号ｃをＮ回微分して前記中間信号ｔを発生する前記変換器デコーダと、
   該中間信号ｔを前記オリジナル信号ｓに復号する変調コードデコーダと、
   を有し、Ｎが１より大きな整数であることを特徴とするデコーダ。
9. 請求項８に記載のデコーダにおいて、前記変換器デコーダはＮ個の微分器の縦続接続を有し、これら微分器の各々が、
   微分器入力信号のビットを入力すると共に出力信号を発生する遅延エレメントと、
   該遅延エレメントの前記出力信号を前記微分器入力信号と論理ＸＯＲ合成して、微分器出力信号を発生する論理ＸＯＲゲートと、
   を有していることを特徴とするデコーダ。
10. 請求項８に記載のデコーダにおいて、前記変換器デコーダが少なくとも部分的にハードウェアで構成されていることを特徴とするデコーダ。
11. 請求項８に記載のデコーダにおいて、当該デコーダが１に近い変調コードレートを有することを特徴とするデコーダ。
12. 請求項８に記載のデコーダにおいて、前記変調コードデコーダが（０，ｋ）デコーダであることを特徴とするデコーダ。
13. 所定の第２条件を満たす復元された符号化信号ｃを、条件を満たさないオリジナル信号ｓに復号する復号方法において、
    − 前記符号化信号ｃをＮ回微分して、所定の第１条件を満たす中間信号ｔを発生するステップであって、Ｎが１より大きな整数であるようなステップと、
    − 前記中間信号ｔを前記オリジナル信号ｓに復号するステップと、
    を有していることを特徴とする復号方法。

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