JP2000515703A

JP2000515703A - ランレングス限定コードを実現するシステム

Info

Publication number: JP2000515703A
Application number: JP10508132A
Authority: JP
Inventors: ツアン，キンヒン，ポール
Original assignee: シーゲートテクノロジー，インコーポレイテッド
Priority date: 1996-08-05
Filing date: 1997-08-05
Publication date: 2000-11-21
Also published as: GB2331213A; US5781133A; GB2331213B; KR100306425B1; DE19781914T1; DE19781914C2; KR20000029826A; WO1998006181A1; GB9902529D0

Abstract

(57)【要約】装置がデータ・ブロックをコード・ブロックにコード化し、各コード・ブロックはそのそれぞれのデータ・ブロックより多いシンボルを含む。この装置は、個個のデータ・ブロックを受け取りかつ各データ・ブロックを２つのサブブロックに分割するデータ・ラッチ（３０）を含む。エンコーダ（３２）がデータ・サブブロックの１つを受け取りかつ第１データ・サブブロックをコード・サブブロックとしてコード化する。エンコーダ（３２）とデータ・ラッチ（３０）とに結合されたインタリーバ（３４、３６）がコードのブロックを発生するためにコード・サブブロックを第２データ・サブブロックと組み合わせるので、コード・シンボルのストリングを発生するためにコード・ブロックを互いに連結するとコード・シンボルのストリング内に特定コード・シンボルの僅か５つの連続出現しか生じない。

Description

【発明の詳細な説明】ランレングス限定コードを実現するシステム技術分野本発明は、チャネルを通して伝送するためにデータをコード化しかつチャネルを通してのその伝送後にこのようなコード化データをデコードすることに関する。一般に、本発明は、ランレングス限定（ＲＬＬ：ｒｕｎｌｅｎｇｔｈｌｉｍｉｔｅｄ）コードを実現するエンコーダ及びデコーダに関する。背景技術発信源から宛先へ伝送される情報は、一般に、チャネルを通過すると考えることができる。或る通信システムでは、チャネルは大気を通過する電磁放射を含む。他の通信システムでは、チャネルは発信源と宛先との間の長い導体を含む。更に他の通信システムは磁気ディスクを含み、その場合発信源からの情報はそのディスクに記憶されかつ後にそのディスクから検索されて宛先へ配達される。各通信システムでは、チャネルを通して伝送された情報はチャネル内で雑音によって崩壊されることがあり、それであるから発信源から伝送された情報は宛先に受信された情報と同じではない。このような誤りが起こったときこのような誤りを識別し及び或る場合にはこのよう誤りを訂正するために、典型的に、情報を宛先でデコードすることができるコードを使用してコード化する。そのコードは、個々のコードワードとして及び連結されたコードワードの総体の両方として、或る決まったコーディング制約を満足する妥当コードワードの組（ｓｅｔ）を有するように設計される。そのコーディング制約を破る値を宛先が受信すると、その宛先は誤りが生じていることを知る。典型的に、このようなコード化は、或る数の情報シンボルを含むブロック入力情報を或る数のコード化シンボルを含むコード化情報のブロックに翻訳することを伴う。入力情報内のシンボルの数とコード化情報内のシンボルの数との比は、コードの率（ｒａｔｅｏｆｔｈｅｃｏｄｅ）として知られている。もし情報の１６シンボルが１７コード化シンボルとしてコード化されるならば、コードの率は１６／１７である。コード化シンボルの数は入力シンボルの数より常に大きく、それであるからその率は常に１より小さい。しかしながら、高率コードは低率コードより効率的であるから、最高可能な率を有するコードを使用するのが、有利である。チャネルを通して伝送される各コード・シンボルは時間とエネルギーを必要とすると云う理由で高率コードが効率的である。入力シンボルの所与の数に対してかなり少い数のコード・シンボルしか伝送されないならば、入力データを伝送するためにかなり少ない時間及びエネルギーしかチャネルによって使用されない。それゆえ、率１６／１７コードは率１６／１８コードより効率的である。それは、１６／１７コードは１６／１８コードよりコードの１つ少ないシンボルを使用して入力データの１６シンボルを伝送することができるからである。磁気ディスクを含む多くの通信システムでは、チャネルがコード化シンボルを発生するレートにデコーダを同期させなければならない。これは、位相ロック・ループとしも知られた位相ロック発振器（ｐｈａｓｅｌｏｃｋｏｓｃｉｌｌａｔｏｒ；ＰＬＯ）を使用して達成される。位相ロック・ループは、チャネル信号内の遷移間の平均時間に同期するクロック信号を発生する。位相ロック・ループはクロック信号に同期するためにこの信号内の遷移を必要とするから、デコーダは、位相ロック信号が劣化を開始しないようにコード化情報内の遷移間の時間の長さを限定しなければならない。この限定がランレングス限定（ＲＬＬ）コーディング制約として知られている。多くのシステムでは、“１”なる２進値はチャネル信号内の遷移を表し、“０ ”なる２進値はチャネル信号内の遷移の欠如を表す。それゆえ、ランレングス限定コードの下では、エンコーダは、チャネル信号を発生するために使用される連続する零の数を限定しなければならない。連続する零へのこの限定は、“ｋ”制約とときには称される。実際には、実現するのが容易でありかつランレングス限定制約を満たす高率コードを見付けることは、困難である。例えば、“ｋ”＝５なるランレングス限定制約を満足する率１６／１７コードを実現するためには、可能な１３１，０７２（２¹⁷）の可能なコードワードのうちから“ｋ”＝５を満す６５，５３６（２¹⁶ ）コードワードを選択することを必要とする。コードワード自体がランレングス限定制約を満たさなければならないだけでなく、それらのコードワードの他の可能なコードワードとの連結もランレングス限定制約を満たさなければならない。このようなコードワードを簡単に見付けることは、極めて面倒である。しかしながら、このようなコードワードを見付けることは、データを選択されたコードワードにコード化するエンコーダを構成することに簡単に対比される。このようなエンコーダはデータのセクション内のシンボルの全てより少ないシンボルに基づいてデータとコードワードとの間のマッピングを図るためにコードワード間の共通性を見付けることを通常企図するので、これらのエンコーダは複雑である。発明の開示本発明は、データ・ブロックをコード・ブロックにコード化する装置に関する。個々のデータ・ブロックは、データ・ブロック・ラッチによって受け取られ、このラッチは各データ・ブロックを２つのデータ・サブブロックに分割する。エンコーダが第１データ・サブブロックを受け取りかつ第１データ・サブブロックを第１コード・サブブロックにコード化する。インタリーバが第１コード・サブブロックと第２データ・サブブロックを受け取りかつこれら２つのサブブロックを組み合わせてコード・ブロックを発生する。インタリーバによって作成されたコード・ブロックは、それらが一緒に連結されると、コード・シンボルのストリングを発生し、これに伴って同じコード・シンボルの僅か５つの連続する出現しか生じない。好適実施例では、第１データ・サブブロックの或るいくつかはコード・シンボルを第１データ・サブブロック内へ単に挿入することによってコード化される。好適には、各追加されたコード・シンボルが各第１データ・サブブロックの端で挿入される。コード・サブブロックを発生するためにコード・シンボルを単に追加するエンコーダを実現することは容易であるから、第１データ・サブブロックの大多数をこの方法を通してコード化するのが好ましい。典型的に、本発明は２進シンボルの組に基づいているコーディング・システムに使用され、ここでは２進の組内の２つのシンボルが互いの反転である。例えば、ほとんどのディジタル・システムで、２進の組は“０”と“１”であり、ここで“０”は“１”の反転でありかつ“１”は“０”の反転である。本発明の好適実施例では、コード・サブブロックの少なくとも或るいくつかは第１データ・サブブロックの或るいくつか内のデータ・シンボルの或るいくつかであるが、しかし全てではないものを反転させることによって形成される。反転されるデータ・シンボルがデータ・サブブロック内のそれらの位置に基づいて選択されるので、反転されるデータ・シンボルはこのようにしてコード化される各データ・サブブロック内で同じ位置に起こる。選択されたデータ・シンボルの反転の後、追加コード・シンボルが反転されたデータ・シンボルと反転されないデータ・シンボルの各混合ブロック内へ挿入される。データ・サブブロックにコード・シンボルを単に追加することによって又はデータ・シンボルの選択された群を反転することによってのどちらかで第１データ・サブブロックの大多数がコード化されるのが好ましい。それは、これらの簡単なコーディング技術を少数の構成要素で以て実現することができ、及びもしかなり多くのデータ・サブブロックがこれらの技術を使用してコード化されるとしても少数の構成要素しかエンコーダを実現するのに必要とされないと云う理由による。本発明の方法及び装置は、１６ビット・ディジタル・ワードを１０ビット第１データ・サブブロックと６ビット第２データ・サブブロックに分割することによって率１６／１７コードを作成するために特に適している。１０ビット・データ・サブブロックがエンコーダによって１１ビット・コード・サブブロックにコード化される。次いで、１１ビット・コード・サブブロックが６ビット第２データ・サブブロックでインターブされるか、又はこれと組み合わされて、１７ビット・コード・ブロック又はコードワードを作成する。好適には、コードワードの連結が“ｋ”＝５制約を満たすコード・ストリングを形成する。本発明は、率１０／１１ＲＬＬコードを使用することによって及び１０／１１エンコーダに入力させられるデータ・サブブロックの大多数をコード化するために簡単なコーディング論理を使用することによって１６／１７ＲＬＬコード用エンコーダ及びデコーダを簡単化する。図面の簡単な説明図１は、本発明の方法及び装置を説明するのに有効な本発明の通信システムのブロック図である。好適実施例の詳細な説明図１は、１６／１７率ＲＬＬコードを利用するコード化／デコーディング装置１０のブロック図である。図１は、本発明のコード化及びデコーディング方法ばかりでなく本発明のコード化／デコーディング装置を説明するのに有効である。原データが１６ビット線路に沿うエンコーダ１４のラッチ３０によって受け取られる。ラッチ３０は、各１６ビット・データ・ブロックを１つの６ビット・データ・サブブロックと１つの１０ビット・データ・サブブロックに分割する。１０ビット・データ・サブブロックは１０／１１率エンコーダ３２に入力させられ、このエンコーダは各１０ビット・データ・サブブロックを更に下に説明するプロセスを通して１１ビット・コード・サブブロックにコード化する。１１ビット・コード・サブブロックと６ビット・データ・サブブロックは、１０／１１率エンコーダ３２とラッチ３０に結合されているラッチ３４によって受け取られる。ラッチ３４は、１１ビット・コード・サブブロックと６ビット・データ・サブブロックを下に説明するように組み合わせて、１７ビット・コード・ブロックを発生する。１７ビット・コード・ブロックは並直列（パラレル／シリアル）変換器３６に入力され、この変換器は各コード・ブロックの個々のビットを逐次出力する。各新コード・ブロックを用いて、並直列変換器３６は、並直列変換を簡単に遂行することによって先行コード・ブロックを現在コード・ブロックに連結する。エンコーダ１４の並直列変換器３６に接続されているプリコーダ１６は、連結されたコード・ブロックのコード・シンボルを受け取り、かつチャネルを通るこれらのコード・シンボルの伝送の効率を最適化するためにこれらのコード・シン伝達関数を有し、ここに“１”は入力信号を表し、“Ｄ”は１つの時間単位だけを備えたプリコーダは、ＮＲＺＩプリコーダとして知られている。これに代えて、プリコーダ１６は、１／（１＋Ｄ²）なる伝達関数を有することができ、ここに“１”は入力信号を表し及びＤ²は２つの時間単位だけ遅延した入力信号を表す。この型式の伝達関数を備えたプリコーダはインタリーブド（ｉｎｔｅｒｌｅａｖｅｄ）ＮＲＺＩプリコーダとして知られている。上に挙げた２つのプリコーダは、可能なプリコーダの単なる例であって、当業者が認めように、それらの代わりに他のプリコーダを使用してもよい。プリコーダ１６はチャネル１８に接続されており、このチャネルは、磁気ディスク・ドライブ内で、磁気媒体、及び磁気情報を磁気媒体に“書き込み”かつ磁気情報を磁気媒体から“読み出す”磁気ヘッドを含む。チャネル１８からの出力は、等化器２０によって受け取られ、等価器は所望特性目的のためにチャネル出力信号を最適化する。これらの所望特性は、チャネル１８の固有特性及び検出器２２によって使用される検出方法の型式によって通常決定され、検出器２２は等化器２０から等化信号を受け取る。検出器２２は多くの検出器のどの１つを含んでもよく、これらの多くの検出器にはビタビ検出器、判定帰還等化器（ＤｅｃｉｓｉｏｎＦｅｅｄｂａｃｋＥｑｕａｌｉｚｅｒ；ＤＦＥ）、又は固定遅延ツリー探索（ＦｉｘｅｄＤｅｌａｙＴｒｅｅＳｅａｒｃｈ；ＦＤＴＳ）検出器がある。技術の熟練者が認めるように、これらの検出器のどれも、プリコーダ１６が選択された検出器に合致する限り、使用してよい。検出器２２は、等化器２０からの等化信号を並直列変換器３６によって発生された出力ディジタル信号のディジタル表現に変換する。検出器２２からのディジタル信号は、検出器２４の直並列（シリアル／パラレル）変換器５０に入力される。直並列変換器５０は、検出器２２からの直列ディジタル値を１７ビット・コード・ブロックの並列群に変換する。コード・ブロックは、１７ビット線路に沿ってラッチ５２に入力させられる。ラッチ５２は、各１７ビット・コード・ブロックを１１ビット・コード・サブブロックと６ビット・データ・サブブロックに分割する。分割は、１０／１１率エンコーダ３２からの１１ビット・コード・サブブロックとラッチ３０からの６ビット・データ・サブブロックを組み合わせるためにラッチ３４によって使用されたマッピングの逆マッピングを使用することによって達成される。ラッチ５２からの１１ビット・コード・サブブロックが１１／１０率デコーダ５４に入力させられ、このデコーダが下に更に説明されるプロセスを通して１１ビット・コード・サブブロックを１０ビット・データ・サブブロックにデコードする。１１／１０率デコーダ５４からの１０ビット・データ・サブブロック及びラッチ５２からの６ビット・データ・サブブロックがラッチ５６によって１６ビット・データ・ブロックに組み合わされる。ラッチ５６は、１６ビット・データ・ブロックを６ビット・データ・サブブロックと１０ビット・データ・サブブロックに分割するためにラッチ３０によって使用されたマッピングの逆を使用することによって２つのデータ・サブ・ブロックを組み合わせる。エンコーダ１４によって遂行されるマッピングに話を戻すと、エンコーダ１４のラッチ３０はＤとして表示されたデータ・ブロックをＡとＢとして表示された２つのデータ・サブブロックに分割する。ここで、データ・サブブロックＡは１０／１１率エンコーダ３２によって１１ビット・コード・サブブロックＣにコード化される。ここに、コード・サブブロックＣを発生するために遂行されるコード化については、下に更に論じる。ラッチ３４はコード・サブブロックＣとデータ・サブブロックＢを組み合わせてコード・ブロックＷを形成する。ここに、１７ビット・コード・ブロックＷ及びこれらのコード・ブロックの互いとの連結が“ｋ”＝５の制約を満たすことを保証するために、コード・サブブロックＣのビットが次の等式の全て７つを満足させなければならない。ここに、サブブロックＣのビットは“０”か又は“１”のどちらかの値を有し及び“＋”は論理ＯＲ演算を表示する。これらの等式の全てが真であるとき、コード・ブロックＷは、たとえ他のコード・ブロックと連結されても５つより多い連続する零を有することはない。特に、等式（６）及び（１２）は、２つのコード・ブロックが連結されるとき “ｋ”＝５の制約が破られないことを保証する。例えば、もしコード・ブロックＷ₅がコード・ブロックＷ_5-iと連結され、ここにＷ₅及びＷ_5-iが哄に等式（５）を使用して構成されるならば、連結は［Ｂ₀，Ｃ₂，Ｃ₁，Ｃ₀，Ｃ₁₀，Ｃ₉，Ｂ₅，Ｃ₃］から構成されるビットのストリングを発生することになる。等式（６）及び（１２）は一緒に、最悪の場合の状況でこの連結されたストリングが“ｋ”＝５の制約を破らないことを保証する。特に、等式（６）及び（１２）で、最悪の場合の状況はＣ₂＝“１”、Ｃ₈＝“１”かつストリング内の残りのビットが“０ ”に等しいときである。しかしながら、この最悪の場合の下であっても、Ｃ₂とＣ₈との間には５ビットしかなく、それであるからコード・ブロックＷ₅とＷ_5-i との連結内に多くてせいぜい５つの連続零があるだけである。当業者が認めるように、等式（５）中のビットの順序は、各コード・ブロックが全ての他のコード・ブロックと同じように構成されている限り、等式（６）〜（１２）の要件に影響することなく逆にすることができる。それゆえ、ラッチ３４は、全てのコード・ブロックＷが等式（１３）によって示された順序を有する限り、等式（６）〜（１２）を変化させることなく、次のようなコード・ブロックＷを形成することができる。当業者がまた認めるように、式（５）及び（１３）中の特定位置に割り当てられた特定コード・ビットは、式（５）及び（１３）に示されたコード・ビットのデータ・ビットに対する相対順序が不変のままであり、Ｗ内の特定コード・ビットの位置が全てのコードワードについて同じであり、かつ等式（６）〜（１２）が特別コード・ビット位置の変化を反映するように修正される限り、変化させてよい。それゆえ、もしコード・ビットＣ₀がＷ内で最上位ビットでありかつＣ₁₀ がＷ内で最下位ビットであるように等式（５）中でコード・ビットＣ₁₀とＣ₀を交換するならば、等式（６）及び（１２）は、それぞれ、次のようになる。下の議論で、特別コーディング方法を、等式（５）に基づいてコード・ブロックを作成するためにラッチ３４と共に使用された１０／１１率エンコーダについて説明する。当業者が認めるように、もし等式（５）内の特別コード・ビットの位置が変化させられる一方、式（５）中のコード・ビットのデータ・ビットに対する相対位置をそのままにしておくならば、このエンコーダに適当な変化を加えてよい。それゆえ、もしＣ₁₀とＣ₀が等式（５）内で互いに交換されるなれば、適切な変化を下に説明するように式に加える必要があることになる。コード・サブブロックＣに関しての２，０４８（２¹¹）の可能な１１ビット・パターンのうち、１，０６７だけが等式６〜１２における条件を満足する。これが各１０ビット・データ・サブブロックを１１ビット・コード・サブブロック内へマップするために必要な数よりも多いのは、１，０２４（２¹⁰）の可能な１０ビット・パターンしかないからである。下の表１、２、３、及び４は、コード・ブロックを作成するために等式（５）を使用して各１０ビット・データ・サブブロックＡを１１ビット・コード・サブブロックＣにマップするために本発明によって使用される１対１マッピングを示す。表１、２、３、及び４は、サブブロックを表するために１６進書式を使用し、データ・サブブロックＡの最下位１６進値をこれらの表の最上段に示しかつデータ・サブブロックＡの２つの最上位１６進数字をそれぞれの表の最左欄内に示した。データ・サブブロックＡ内に見付けることができるシンボルの１，０２４の可能な組み合わせは、次の等式によって識別される３つの型式に分割することができる。ここに、“＊”は論理ＡＮＤ演算を表示し、“＋”は論理ＯＲ演算を表示し、及びＴ₃は、特定データ・サブブロックが、それぞれ、型式Ｉ、ＩＩ、又はＩＩＩに属するかどうか表示するブール変数として作用する。これらのブール変数の１つが“０”に等しいときデータ・サブブロックはその変数によって表され型式のものではなく、及びその変数が“１”に等しいときデータ・サブブロックはその変数によって表される型式のものである。例えば、等式１６が“１”に等しいとき、データ・サブブロックＡは型式Ｉデータ・サブブロックである。型式Ｉに属するデータ・サブブロックに関して、１０／１１率エンコーダ３２は、データ・サブブロックＡのビットをコード・サブブロックＣの最下位ビットに割り当てかつ“１”をコード・サブブロックＣの最上位ビットに割り当てることによってデータ・サブブロックＡからコードワード・サブブロックＣを作成する。換言すれば、１０／１１率エンコーダ３２は、次の割り当てを遂行する。このマッピングは実現するのが極めて容易であって、１をデータ・サブブロックＡに連結させることのみを必要とするから、１０／１１率エンコーダ３２の複雑性を大いに低減する。更にまた、型式Ｉに属するデータ・サブブロックＡには合計６０２パターンがあるからデータ・サブブロックの大多数を簡単なシステムを使用してコード化することができる。型式ＩＩの条件を満足するデータ・サブブロックに関して、１０／１１率エンコーダ３２は、Ｃ₄からＣ₉までを作成するためにビットＡ₄からＡ₉までを反転させ、ビットＡ₀からＡ₃まではコード・ビットＣ₀からＣ₃までに直接割り当てられ、及びコード・サブブロックＣの最上位ビットは“０”を割り当てられる。換言すれば、コード・サブブロックＣの１１ビットが次の値を割り当てられる。データ・サブブロックＡに関する１，０２４の可能なパターンのうち、２０７が型式ＩＩに属する。それゆえ、型式Ｉ又はＩＩのどちらかであるデータ・サブブロックＡに関して８０９のパターンがある。データ・サブブロックＡに対しては１，０２４の可能なパターンしかないから、可能なパターンの８０パーセント近くが型式Ｉか又はＩＩである。これは、データ・サブブロックの８０パーセントを非常に簡単な論理回路を使用してコード化できることを意味する。データ・サブブロックＡに関する残りの２１５パターンは、型式ＩＩＩに属する。エンコーダ／デコーダ設計をより簡単にするために、サブブロックを他のサブブロックとの共通性に基づいて群にまとめる。本発明の１実施例では、型式ＩＩＩデータ・サブブロックを６つの群、すなわち、Ｋ、Ｌ、Ｍ、Ｎ、Ｐ、Ｑに組織する。群Ｋ、Ｌ、Ｍ、Ｎ、Ｐ、Ｑ内のコード・サブブロックとデータ・サブブロックとの間の１対１マッピングを、下に掲げた、それぞれ、表５、６、７、８、９、及び１０に示す。型式ＩＩＩデータ・サブブロックの６つの群は６つの異なるブール変数によって識別され、これらの変数はもしデータ・サブブロックがその群の部分であるならば“１”と評価し及びもしデータ・サブブロックがその群の部分でないならば “０”と評価する評価式によって決定される。これらのブール変数は、これらが表す群として同じ文字を使用しかつ次のように決定される。すなわち、ここに、“＊”は論理ＡＮＤ演算を表示し、“＋”は論理ＯＲ演算を表示し、及に定義される。すなわち、コード・サブブロックＣの個々のビットの生成列（ｐｒｏｄｕｃｔｉｏｎ）は、次のように上掲の式を組み合わせることによって個々の等式として表される。すなわち、当業者が認めるように、他の区分化も可能であり、更に既約されたブール式、又は使用するように選択された特定論理回路の実現に対しておそらくかなり構成的な他の等価式を式２１から４９までに示した現在の論理式から得ることもできる。それゆえ、１０／１１率エンコーダ３２を構成するに当たって使用される論理式に関して他の可能な形式が存在する。示した等式は好適であるが、しかし本発明に必要ではない。図１のデコーダ２４のラッチ５２は、コード・サブブロックＣからデータ・サブブロックＢをインタリーブ解除（ｄｅ−ｉｎｔｅｒｌｅａｖｅ）するために、ラッチ３４によって使用されたマップの逆を使用する。コード・サブブロックＣが１１／１０率デコーダ５４に供給され、このデコーダは１１ビット・コード・サブブロックＣを１０ビット・データ・サブブロックＡにデコードする。１１／１０率デコーダ５４が、次の等式を使用することによって、コード・サブブロックＣが妥当コード・パターンであるかどうか決定する。すなわち、ここに、Ｖはもしコード・パターンが妥当ならば“１”に等しく、かつＶはもしコード・サブブロックが不当ならば“０”に等しい。１１／１０率デコーダ５４は、コード・サブブロックを作成したデータ・サブブロックの型式、すなわち、型式Ｉ、ＩＩ又はＩＩＩをまた決定することができる。特に、コード・サブブロック内の最上位ビットＣ₀はもしそのコード・サブブロックが型式Ｉデータ・サブブロックから導出されるならば“１”であるから、もしコード・サブブロックが妥当ならばそれは型式Ｉデータ・サブブロックからでありかつその最上位ビットは“１”である。ブール変数Ｔ₁で表すと、ここに、Ｔ₁はコード・サブブロックが型式Ｉデータ・サブブロックから導出されるとき“１”に等しく、及びＴ₁はコード・サブブロックが型式Ｉデータ・サブブロックから導出されないとき“０”に等しい。型式ＩＩデータ・サブブロックから導出されたコード・サブブロックもまたブール式を通して識別することができる。このような式を構成するために、もし“ １”がこのコード・サブブロックを形成するために最上位ビットとして追加されるならば型式ＩＩデータ・サブブロックのビットが等式（６）〜（１２）を満足しないことをまず認識することが有用である。もしこれらのビットが満足したとしたならば、これらは型式Ｉのデータ・サブブロックと考えられるであろう。また銘記するべきであるのは、型式ＩＩデータ・サブブロックからのコード・サブブロックを構成するために、型式ＩＩデータ・サブブロックＡのビットＡ₄〜Ａ₉は反転されかつ“０”がコード・サブブロックの最上位ビットとして追加されることである。それゆえ、もしコード・サブブロックが型式ＩＩデータ・サブブロックから導出されたとしたならば、反転Ｃ₄〜Ｃ₁₀は等式（６）〜（１２）を満足しないサブブロックを作成するはずである。換言すれば、コード・サブブロックＣが次の等式を満足する場合に限りコード・サブブロックＣは型式ＩＩデータ・サブブロックから導出される。この等式を反転させると、その左辺の形はコード・サブブロックＣが型式ＩＩデータ・サブブロックから導出されるとき“１”に等しく、かつド・モルガンの法則を使用して、式（５２）を次のように表すことができる。型式ＩＩデータ・サブブロックから導出されるとして適正に識別されるために、コード・サブブロックは２つの追加要件を満足しなければならない。第１に、そのコード・サブブロックの最上位ビットが“０”に等しくなければならない。第２に、そのコード・サブブロックが式（５０）を満足しなければならない、換言すれば、それは妥当コード・サブブロックでなければならない。等式（５３）をこれらの限定と組み合わせると、コード・サブブロックが型式ＩＩデータ・サブブロックから導出されるとき“１”に等しく及びコード・サブブロックが型式ＩＩデータ・サブブロックから導出されないとき“０”に等しい式が作成される。ブール変数Ｔ₂で表すと、ここに、“＊”は論理ＡＮＤ演算を表示し“＋”が論理ＯＲ演算を表示し、及び等式（５３）からの（Ｃ₁₀＊Ｃ₉＊Ｃ₈）項は、Ｃ₁₀は零に等しくなけれならずかつもしＣ₁₀が零ならばこの項全体が零に等しくなければならないから、等式（５４）に現れないことである。妥当でありかつ型式Ｉ又は型式ＩＩデータ・サブブロックから導出されないコード・サブブロックは、ブール変数Ｔ₃及び次の式によって識別されるサブブロックの第３群に属する。すなわち、注意するのは、Ｔ₃に関する等式はそのコード・サブブロックが型式ＩＩＩデータ・サブブロックによって実際に発生されたことを保証（ｇｕａｒａｎｔｅｅ）はしないことである。型式ＩＩＩデータ・サブブロックから導出されるコード・サブブロック以外に式５５に関して“１”の値について話を戻す追加妥当コード・ワードが存在する。これらの追加コード・サブブロックが存在するのは、１，０６７の可能妥当コード・サブブロックがあるがしかし１，０２４だけがデータ・サブブロックの可能パターンの全てを用意するのに必要であると云う理由による。それゆえ、データ・サブブロックに関連していない余分の４３のコード・サブブロックは、フラグＴ₃を“１”にセットすることになる。１１／１０デコーダ５４は、次の等式を使用することによってコード・サブブロックがそこから導出された群、…Ｋ、Ｌ、Ｍ、Ｎ、Ｐ、又はＱ…を識別することができる。すなわち、ここで、等号の右の形に関する“１”の値はそのコード・サブブロックが左辺の文字によって識別された特定群の型式ＩＩＩデータ・サブブロックから導出されたことを表示する。Ｇ、Ｈ、及びＪ項は、次のように定義される。すなわち、もし受け取ったコード・サブブロックＣがデータ・サブブロックから導出することができる１，０２４の妥当コード・サブブロックのどれとも合致しないならば、そのコード・サブブロックが不当コード・サブブロックであることを表示するフラグをセットすることが望ましい。フラグＦ_gを次の式に基づいて不当コード・ブロックを表示するために“１”にセットすることができる。等式（５０）〜（７５）に基づいて、データ・サブブロックＡの個々のビットを決定する式は、次のとおりである。本発明は、１０／１１エンコーダへ入力させられるデータ・サブブロックの大多数をコード化するために率１０／１１ＲＬＬコードを使用することによってかつ簡単なコード化論理を使用することによって、率１６／１７ＲＬＬ用エンコーダ及びデコーダの実現を簡単化する。本発明を好実施例を参照して説明したが、当業者が認めるように変更が本発明の精神及び範囲に反することなく形状及び細部に加えられることがある。

【手続補正書】【提出日】平成１１年５月２４日（１９９９．５．２４）【補正内容】請求の範囲 1. データ・ブロックをコード・ブロックにコード化する装置であって、各データ・ブロックが或る数のデータ・シンボルを含み、かつ各コード・ブロックが或る数のコード・シンボルを含み、コード・シンボルの数がデータ・シンボルの数より大きく、（ａ）個々のデータ・ブロックを受け取りかつ各データ・ブロックを第１データ・サブブロックと第２データ・サブブロックとに分割するデータ・ブロック・ラッチと、（ｂ）前記データ・ブロック・ラッチに結合され、前記第１データ・サブブロックを受け取りかつ前記第１データ・サブブロックを第１コード・サブブロックにコード化するエンコーダと、（ｃ）前記エンコーダと前記データ・ブロック・ラッチとに結合され、各コード・ブロックを発生するために各第２データ・サブブロック内のデータ・シンボルを各第１コード・サブブロック内のコード・シンボルと組み合わせるインタリーバであって、前記コード・ブロックは、コード・シンボルのストリングを発生するために互いに連結されるときコード・シンボルの前記ストリングに第１コード・シンボルの５つまでの連続出現しか生じないようにする前記インタリーバと、を含む前記装置。 2. 請求項１記載の装置において、前記データ・シンボルと前記コード・シンボルとは２進シンボルの組に由来し、前記２進シンボルの組は第１の２進シンボルと第２の２進シンボルとを有し、前記第１の２進シンボルと前記第２の２進シンボルとは互いの反転であると考えられ、前記第１データ・サブブロックの少なくともいくつかは各第１データ・サブブロック内の選択されたデータ・シンボルを反転させる一方、各第１データ・サブブロック内の残りのデータ・シンボルを反転させないことによってコード化され、それによって、混合ブロックを発生し、前記第１コード・サブブロックは挿入コード・シンボルを各混合ブロックに追加することによって完成され、前記選択されたデータ・シンボルはこのようにしてコード化された各第１データ・サブブロック内で同じ位置に起こる、前記装置。 3. 請求項２記載の装置において、前記第１データ・サブブロックは、前記第１データ・サブブロック内へ挿入コード・シンボルを追加することによってコード化され、前記第１データ・サブブロックは、各第１データ・サブブロック内の選択されたデータ・シンボルを反転する一方、各第１データ・サブブロック内の残りのデータ・シンボルを反転させないことによって混合ブロックを生じ、挿入コード・シンボルを各混合ブロックに追加することによってコード化され、前記選択されたデータ・シンボルは各第１データ・サブブロック内の同じ位置に起こり、一緒に前記第１データ・サブブロックの大多数を表す、前記装置。 4. コードブロックをデータ・ブロックにデコードする装置であって、各データ・ブロックが或る数のデータ・シンボルを含み、かつ各コード・ブロックが或る数のコード・シンボルを含み、コード・シンボルの数がデータ・シンボルの数より大きく、（ａ）個々のコード・ブロックを受け取りかつ各コード・ブロックを第１コード・サブブロックと第２コード・サブブロックとに分割するコード・ブロック・ラッチであって、前記コード・ブロックは、コード・シンボルのストリングを発生するために互いに連結されるときコード・シンボルの前記ストリングに第１コード・シンボルの５つまでの連続出現しか生じないようにする前記コード・ブロック・ラッチと、（ｂ）前記コード・ブロック・ラッチに結合され、前記第１コード・サブブロックを受け取りかつ前記第１コード・サブブロックを第１データ・サブブロックにデコードするデコーダと、（ｃ）前記デコーダと前記コード・ブロック・ラッチとに結合され、各データ・ブロックを発生するために各第２コード・サブブロック内のコード・シンボルを各第１データ・サブブロック内のデータ・シンポルと組み合わせるインタリーバと、を含む前記装置。 5. 請求項４記載の装置において、前記第１コード・サブブロックの大多数は前記第１コード・サブブロックからコード・シンボルを除去することによってデコードされる、前記装置。 6. 請求項５記載の装置において、前記データ・シンボルと前記コード・シンボルとは２進シンボルの組に由来し、前記２進シンボルの組は第１の２進シンボルと第２の２進シンボルとを有し、前記第１の２進シンボルと前記第２の２進シンボルとは互いの反転であると考えられ、前記第１コード・サブブロックの少なくともいくつかは各第１コード・サブブロック内の選択されたコード・シンボルを反転させる一方、各第１コード・サブブロック内の残りのコード・シンボルを反転させないことによってデコードされ、それによって混合ブロックを発生し、前記第１データ・サブブロックは各混合ブロックから各挿入コード・シンボルを除去することによって完成され、前記選択されたコード・シンボルはこのようにしてデコードされた各第１コード・サブブロック内で同じ位置に起こる、前記装置。 7. データ・ブロックをコード・ブロックにコード化する方法であって、各データ・ブロックが或る数のデータ・シンボルを含み、かつ各コード・ブロックが或る数のコード・シンボルを含み、コード・シンボルの数がデータ・シンボルの数より大きく、（ａ）各データ・ブロックを第１データ・サブブロックと第２データ・サブブロックとに分割することと、（ｂ）前記第１データ・サブブロックを第１コード・サブブロックにコード化することと、（ｃ）各コード・ブロックを発生するために各第２データ・サブブロック内のデータ・シンボルを各第１コード・サブブロック内のコード・シンボルとインタリーブすることであって、前記コード・ブロックは、コード・シンボルのストリングを発生するために互いに連結されるときコード・シンボルの前記ストリングに第１コード・シンボルの５つまでの連続出現しか生じないように前記インタリーブすることと、を含む前記方法。 8. 請求項７記載の方法において、前記第１コード・サブブロックの大多数はそれぞれの第１コード・サブブロックの端にコード・シンボルを追加することによって完全に形成される、前記方法。 9. コードブロックをデータ・ブロックにデコードする方法であって、各データ・ブロックが或る数のデータ・シンボルを含み、かつ各コード・ブロックが或る数のコード・シンボルを含み、コード・シンボルの数がデータ・シンボルの数より大きく、（ａ）各コード・ブロックを第１コード・サブブロックと第２コード・サブブロックとに分割することであって、前記コード・ブロックは、コード・シンボルのストリングを発生するために互いに連結されるときコード・シンボルの前記ストリングに第１コード・シンボルの５つまでの連続出現しか生じないように前記分割することと、（ｂ）前記第１コード・サブブロックを第１データ・サブブロックにデコードすることと、（ｃ）データ・ブロックを発生するために第２コード・サブブロック内のコード・シンボルを第１データ・サブブロック内のデータ・シンポルと組み合わせることと、を含む前記方法。 10．請求項９記載の方法において、前記第１コード・サブブロックの大多数は前記第１コード・サブブロックからコード・シンボルを除去することによって完全にデコードされる、前記方法。

Claims

【特許請求の範囲】１．データ・ブロックをコード・ブロックにコード化する装置であって、各データ・ブロックが或る数のデータ・シンボルを含み、かつ各コード・ブロックが或る数のコード・シンボルを含み、コード・シンボルの数がデータ・シンボルの数より大きく、前記コード化する装置であって、個々のデータ・ブロックを受け取りかつ各データ・ブロックを第１データ・サブブロックと第２データ・サブブロックとに分割するデータ・ブロック・ラッチと、前記データ・ブロック・ラッチに結合され、前記第１データ・サブブロックを受け取りかつ前記第１データ・サブブロックを第１コード・サブブロックにコード化するエンコーダと、前記エンコーダと前記データ・ブロック・ラッチとに結合され、各コード・ブロックを発生するために各第２データ・サブブロック内のデータ・シンボルを各第１コード・サブブロック内のコード・シンボルと組み合わせるインタリーバであって、前記コード・ブロックは、コード・シンボルのストリングを発生するために互いに連結されるときコード・シンボルの前記ストリングに第１コード・シンボルの僅か５つの連続出現しか生じないような前記インタリーバとを含むコード化する装置。