JP2001005664A - 演算処理装置 - Google Patents
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- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
Abstract
(57)【要約】
【課題】複数の演算を同時に実行する様な演算処理装置
では、それらの複数の演算結果は異なるレジスタに格納
される必要があった。ところが、もしその複数の演算結
果の格納する必要がある演算精度がそのレジスタのビッ
ト幅より小さく、複数の演算結果を１つのレジスタに格
納できる場合でも複数のレジスタにその結果を格納する
必要があった。そのために、必要以上のレジスタを消費
することになり、レジスタの使用効率が低減していた。 【解決手段】複数の演算処理における演算結果の書き込
み先レジスタが一致したとき、それらの複数の演算結果
をまとめた１つの値をそのレジスタに書き込むことによ
り、１つのレジスタに複数の演算結果を書き込む。
では、それらの複数の演算結果は異なるレジスタに格納
される必要があった。ところが、もしその複数の演算結
果の格納する必要がある演算精度がそのレジスタのビッ
ト幅より小さく、複数の演算結果を１つのレジスタに格
納できる場合でも複数のレジスタにその結果を格納する
必要があった。そのために、必要以上のレジスタを消費
することになり、レジスタの使用効率が低減していた。 【解決手段】複数の演算処理における演算結果の書き込
み先レジスタが一致したとき、それらの複数の演算結果
をまとめた１つの値をそのレジスタに書き込むことによ
り、１つのレジスタに複数の演算結果を書き込む。
Description
【０００１】
【発明の属する技術分野】本発明は、演算処理装置に関
し、特に複数の命令を同時に実行できる演算処理装置の
構成に関する。
し、特に複数の命令を同時に実行できる演算処理装置の
構成に関する。
【０００２】
【従来の技術】従来、プロセッサの性能を向上させる手
法として、複数の命令を同時に実行する並列処理方式が
提案されている。
法として、複数の命令を同時に実行する並列処理方式が
提案されている。
【０００３】その１つの手法としてＶＬＩＷ（very lon
g instruction word)方式が提案されている。これは、
プログラムに並列実行できる命令を示すための情報を含
めることによって、命令デコーダの複雑さを低減させる
ための手法である。例えば、「MICROPROCESSOR REPORT
Vol.8, No.2, February 14, 1994, pp.18-21」にはＶＬ
ＩＷ方式のプロセッサが説明されている。
g instruction word)方式が提案されている。これは、
プログラムに並列実行できる命令を示すための情報を含
めることによって、命令デコーダの複雑さを低減させる
ための手法である。例えば、「MICROPROCESSOR REPORT
Vol.8, No.2, February 14, 1994, pp.18-21」にはＶＬ
ＩＷ方式のプロセッサが説明されている。
【０００４】ＶＬＩＷ方式のプロセッサ等の複数の命令
を同時に実行する並列処理方式では、従来、同時に実行
される複数の命令は独立に処理されていた。例えば、特
開平４−２３８５３７号公報の図６に開示されているよ
うに、処理手段は同時実行することができる命令毎に独
立に用意されていた。
を同時に実行する並列処理方式では、従来、同時に実行
される複数の命令は独立に処理されていた。例えば、特
開平４−２３８５３７号公報の図６に開示されているよ
うに、処理手段は同時実行することができる命令毎に独
立に用意されていた。
【０００５】このような処理方式において、独立した複
数の処理手段によって得られた演算結果の格納先として
指定されたレジスタが同じレジスタであった場合、従
来、それらの演算結果のうち１つを優先させてそのレジ
スタに格納するか、片方の演算結果を遅らせて書き込む
か、もしくは、この様にレジスタが重複する様なコード
が作られること自体を禁止していたかのいずれかであっ
た。
数の処理手段によって得られた演算結果の格納先として
指定されたレジスタが同じレジスタであった場合、従
来、それらの演算結果のうち１つを優先させてそのレジ
スタに格納するか、片方の演算結果を遅らせて書き込む
か、もしくは、この様にレジスタが重複する様なコード
が作られること自体を禁止していたかのいずれかであっ
た。
【０００６】図１４に従来のプロセッサ等の複数の命令
を同時に実行する並列処理方式において、演算の結果を
書き込むレジスタの構成の例を示す。命令コード１はデ
コーダ３でデコードされ、演算器５を駆動する。同様
に、命令コード２はデコーダ４でデコードされ演算器６
を駆動する。演算器５、演算器６のそれぞれの演算結果
はセレクタ７，８によって選択され、レジスタ９，１０
に書き込まれる。
を同時に実行する並列処理方式において、演算の結果を
書き込むレジスタの構成の例を示す。命令コード１はデ
コーダ３でデコードされ、演算器５を駆動する。同様
に、命令コード２はデコーダ４でデコードされ演算器６
を駆動する。演算器５、演算器６のそれぞれの演算結果
はセレクタ７，８によって選択され、レジスタ９，１０
に書き込まれる。
【０００７】このとき、例えば、命令１がデコーダ３で
デコードされた結果、演算器５で演算された結果をレジ
スタ９に書き込む様に指定されていると、セレクタ７は
演算器５の結果を通過させる様に設定される。
デコードされた結果、演算器５で演算された結果をレジ
スタ９に書き込む様に指定されていると、セレクタ７は
演算器５の結果を通過させる様に設定される。
【０００８】同様に、命令２がデコーダ４でデコードさ
れた結果、演算器６で演算された結果をレジスタ９に書
き込む様に指定されていると、セレクタ７は演算器６の
結果を通過させる様に設定される。もし、デコーダ３，
４の双方のデコードの結果、書き込み先のレジスタが一
致した場合、例えば、双方ともレジスタ９に書き込む様
に指示されていた場合、通常、どちらか片方の結果だけ
をレジスタ９に書き込む様に設計されているか、また
は、双方の結果とも書き込まれないかのどちらかであっ
た。
れた結果、演算器６で演算された結果をレジスタ９に書
き込む様に指定されていると、セレクタ７は演算器６の
結果を通過させる様に設定される。もし、デコーダ３，
４の双方のデコードの結果、書き込み先のレジスタが一
致した場合、例えば、双方ともレジスタ９に書き込む様
に指示されていた場合、通常、どちらか片方の結果だけ
をレジスタ９に書き込む様に設計されているか、また
は、双方の結果とも書き込まれないかのどちらかであっ
た。
【０００９】図１１に命令１、命令２の書き込み先の指
示に対する、レジスタ９、レジスタ１０に書き込まれる
内容の例を表にしたものを示す。この場合、命令１に指
示されている結果の書き込みのほうが、命令２に指示さ
れている結果の書き込みに優先している。
示に対する、レジスタ９、レジスタ１０に書き込まれる
内容の例を表にしたものを示す。この場合、命令１に指
示されている結果の書き込みのほうが、命令２に指示さ
れている結果の書き込みに優先している。
【００１０】
【発明が解決しようとする課題】しかしながら、この演
算処理装置の第１の問題点は、レジスタの使用効率が低
減することである。
算処理装置の第１の問題点は、レジスタの使用効率が低
減することである。
【００１１】その理由は、演算処理を効率的に行うため
に、複数の演算を同時に実行するとき、それらの演算結
果の書き込み先レジスタが同じであると、片方の結果し
か書き込まれないか、両方の結果が書き込まれないかど
ちらかであったため、同時実行する命令では異なるレジ
スタに対して書き込むようにコードを記述する必要があ
るが、このとき、必要なビット精度がそのレジスタのビ
ット幅より（例えば半分より）小さく、全ての演算結果
を１つのレジスタに収めることができるような場合で
も、この演算の数だけ書き込むためのレジスタを必要と
するからである。
に、複数の演算を同時に実行するとき、それらの演算結
果の書き込み先レジスタが同じであると、片方の結果し
か書き込まれないか、両方の結果が書き込まれないかど
ちらかであったため、同時実行する命令では異なるレジ
スタに対して書き込むようにコードを記述する必要があ
るが、このとき、必要なビット精度がそのレジスタのビ
ット幅より（例えば半分より）小さく、全ての演算結果
を１つのレジスタに収めることができるような場合で
も、この演算の数だけ書き込むためのレジスタを必要と
するからである。
【００１２】さらに、第２の問題点は、処理効率が低下
することである。
することである。
【００１３】その理由は、複数のレジスタに書き込まれ
た複数の演算結果は、メモリに保存するときも複数のレ
ジスタの内容をメモリに保存する必要があり、そのた
め、メモリストア命令を複数回用いて書き込むため、必
要命令数の増大、処理効率の低下を招いていた。
た複数の演算結果は、メモリに保存するときも複数のレ
ジスタの内容をメモリに保存する必要があり、そのた
め、メモリストア命令を複数回用いて書き込むため、必
要命令数の増大、処理効率の低下を招いていた。
【００１４】従って、本発明の目的は、処理効率の向上
にある。つまり、レジスタの使用効率を高め、それによ
りメモリに対するストア処理を減らし、その結果、処理
効率が向上されることを目的とする。
にある。つまり、レジスタの使用効率を高め、それによ
りメモリに対するストア処理を減らし、その結果、処理
効率が向上されることを目的とする。
【００１５】
【課題を解決するための手段】本発明の演算処理装置
は、複数の命令を同時に実行させることができる演算処
理装置において、同時に実行される複数の命令のレジス
タ番号を比較し、その比較結果によりそれらの命令によ
って行われる演算の種類を変化させる構成である。
は、複数の命令を同時に実行させることができる演算処
理装置において、同時に実行される複数の命令のレジス
タ番号を比較し、その比較結果によりそれらの命令によ
って行われる演算の種類を変化させる構成である。
【００１６】また、本発明の演算処理装置は、比較する
対象の前記レジスタ番号が書き込み先レジスタの番号で
ある構成とすることもできる。
対象の前記レジスタ番号が書き込み先レジスタの番号で
ある構成とすることもできる。
【００１７】またさらに、本発明の演算処理装置は、同
時に実行される複数の命令の前記書き込み先レジスタ番
号が一致したときに、それらの命令によって得られる複
数の演算結果に一定の演算を行うことによって得られる
１つの演算結果を、それらの命令によって指定された１
つの書き込み先レジスタに書き込む構成とすることもで
きる。
時に実行される複数の命令の前記書き込み先レジスタ番
号が一致したときに、それらの命令によって得られる複
数の演算結果に一定の演算を行うことによって得られる
１つの演算結果を、それらの命令によって指定された１
つの書き込み先レジスタに書き込む構成とすることもで
きる。
【００１８】さらに、本発明の演算処理装置は、前記１
つの演算結果が、もとの複数の演算結果の一部の複数ビ
ットを連結したものであることを特徴とする。
つの演算結果が、もとの複数の演算結果の一部の複数ビ
ットを連結したものであることを特徴とする。
【００１９】さらにまた、本発明の演算処理装置は、前
記１つの演算結果が、もとの複数の演算結果に対して丸
め処理を行ったあと、その結果の一部の複数ビットを連
結したものであるという特徴を有する。そして、前記１
つの演算結果が、もとの複数の演算結果を加算したもの
であるという特徴を有し、さらに、前記１つの演算結果
が、もとの複数の演算結果の論理和であるという特徴を
有する。
記１つの演算結果が、もとの複数の演算結果に対して丸
め処理を行ったあと、その結果の一部の複数ビットを連
結したものであるという特徴を有する。そして、前記１
つの演算結果が、もとの複数の演算結果を加算したもの
であるという特徴を有し、さらに、前記１つの演算結果
が、もとの複数の演算結果の論理和であるという特徴を
有する。
【００２０】また、本発明の演算処理装置は、前記１つ
の演算結果が、もとの複数の演算結果の論理積であると
いう特徴を有する。
の演算結果が、もとの複数の演算結果の論理積であると
いう特徴を有する。
【００２１】このような構成の本発明の演算処理装置
は、同時に実行される複数の演算器から出力される演算
結果を１つの結果にまとめ、１つのレジスタに格納する
ことによって、演算の結果の格納に必要なレジスタの数
が減りレジスタの使用効率が向上する。また、この結果
をメモリに格納するときに、複数のレジスタの値をメモ
リに格納するより、１つのレジスタの値を格納する方が
ストア命令の数が減り、処理効率も向上する。
は、同時に実行される複数の演算器から出力される演算
結果を１つの結果にまとめ、１つのレジスタに格納する
ことによって、演算の結果の格納に必要なレジスタの数
が減りレジスタの使用効率が向上する。また、この結果
をメモリに格納するときに、複数のレジスタの値をメモ
リに格納するより、１つのレジスタの値を格納する方が
ストア命令の数が減り、処理効率も向上する。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。本発明の第１の実施の形態
の演算処理装置のブロック図を図１に示す。
て図面を参照して説明する。本発明の第１の実施の形態
の演算処理装置のブロック図を図１に示す。
【００２３】図１を参照すると、本発明の第１の実施の
形態の演算処理装置は、命令コードを解析するためのデ
コーダ回路３，４と、演算器５，６と、演算器の結果を
書き込むレジスタを選択するためのセレクタ７，８と、
演算器の結果を書き込むレジスタ９，１０を備えてい
る。
形態の演算処理装置は、命令コードを解析するためのデ
コーダ回路３，４と、演算器５，６と、演算器の結果を
書き込むレジスタを選択するためのセレクタ７，８と、
演算器の結果を書き込むレジスタ９，１０を備えてい
る。
【００２４】またさらに、この演算処理装置は、デコー
ダ回路３，４から出力される書き込み先レジスタ番号を
比較して、そのレジスタ番号が一致したら、一致信号を
出力するレジスタチェック回路１１と、演算器５，６の
結果を演算し１つの結果を出力する演算器１２と、演算
器５と演算器１２の結果を選択するセレクタ１３を備え
る。
ダ回路３，４から出力される書き込み先レジスタ番号を
比較して、そのレジスタ番号が一致したら、一致信号を
出力するレジスタチェック回路１１と、演算器５，６の
結果を演算し１つの結果を出力する演算器１２と、演算
器５と演算器１２の結果を選択するセレクタ１３を備え
る。
【００２５】命令コード１はデコーダ３に入力され、そ
のデコード結果によって演算器５を駆動する。同様に、
命令コード２はデコーダ４に入力され、そのデコード結
果によって演算器６を駆動する。演算器５の結果と演算
器６の結果は、演算器１２に入力され、その出力結果
は、セレクタ１３により演算器５の出力結果と選択され
る。セレクタ１３、および演算器６の出力結果はセレク
タ７、８によって選択され、レジスタ９またはレジスタ
１０に書き込まれる。
のデコード結果によって演算器５を駆動する。同様に、
命令コード２はデコーダ４に入力され、そのデコード結
果によって演算器６を駆動する。演算器５の結果と演算
器６の結果は、演算器１２に入力され、その出力結果
は、セレクタ１３により演算器５の出力結果と選択され
る。セレクタ１３、および演算器６の出力結果はセレク
タ７、８によって選択され、レジスタ９またはレジスタ
１０に書き込まれる。
【００２６】セレクタ１３は、レジスタチェック回路１
１の結果によってどちらの入力を選択するかが決定さ
れ、セレクタ７、８はデコーダ３およびデコーダ４の解
釈結果により、選択される入力データが決定される。
１の結果によってどちらの入力を選択するかが決定さ
れ、セレクタ７、８はデコーダ３およびデコーダ４の解
釈結果により、選択される入力データが決定される。
【００２７】次に、図１に示す演算処理装置の動作の説
明を行う。
明を行う。
【００２８】もし、命令１により演算結果がレジスタ９
に書き込まれる様に指定され、命令２により、演算結果
がレジスタ１０に書き込まれる様に指定されていると
き、演算器５の出力結果はセレクタ１３、セレクタ７を
通過し、レジスタ９に書き込まれ、演算器６の出力結果
はセレクタ８を通過し、レジスタ１０に書き込まれる。
に書き込まれる様に指定され、命令２により、演算結果
がレジスタ１０に書き込まれる様に指定されていると
き、演算器５の出力結果はセレクタ１３、セレクタ７を
通過し、レジスタ９に書き込まれ、演算器６の出力結果
はセレクタ８を通過し、レジスタ１０に書き込まれる。
【００２９】逆に、命令１により演算結果がレジスタ１
０に書き込まれる様に指定され、命令２により演算結果
がレジスタ９に書き込まれる様に指定されているとき、
演算器５の出力結果はセレクタ１３、セレクタ８を通過
し、レジスタ１０に書き込まれ、演算器６の出力結果は
セレクタ７を通過し、レジスタ９に書き込まれる。
０に書き込まれる様に指定され、命令２により演算結果
がレジスタ９に書き込まれる様に指定されているとき、
演算器５の出力結果はセレクタ１３、セレクタ８を通過
し、レジスタ１０に書き込まれ、演算器６の出力結果は
セレクタ７を通過し、レジスタ９に書き込まれる。
【００３０】そして、もし、命令１および命令２の双方
とも、演算結果をレジスタ９に書き込む様に指定されて
いたとすると、演算器５の出力結果および演算器６の出
力結果は演算器１２に入力され、その結果はセレクタ１
３、セレクタ７を通過し、レジスタ９に書き込まれる。
とも、演算結果をレジスタ９に書き込む様に指定されて
いたとすると、演算器５の出力結果および演算器６の出
力結果は演算器１２に入力され、その結果はセレクタ１
３、セレクタ７を通過し、レジスタ９に書き込まれる。
【００３１】図１１に本発明のこの実施例における、命
令１、命令２の書き込み先の指示に対する、レジスタ
９、レジスタ１０に書き込まれる内容の例を表にしたも
のを示す。
令１、命令２の書き込み先の指示に対する、レジスタ
９、レジスタ１０に書き込まれる内容の例を表にしたも
のを示す。
【００３２】図２乃至図６に、演算器１２の演算処理の
例を示す。
例を示す。
【００３３】図２は、単純なビット列の切りだし・連結
処理を示している。例えば、演算器５、６の結果（結果
１、結果２）がそれぞれ３２ビットであり、そのうち保
存する必要があるビット精度は双方とも１６ビットであ
るとき、結果１、結果２から必要なビット列だけを切り
だし、１６ビットの精度を持つ結果３、結果４を生成す
る。
処理を示している。例えば、演算器５、６の結果（結果
１、結果２）がそれぞれ３２ビットであり、そのうち保
存する必要があるビット精度は双方とも１６ビットであ
るとき、結果１、結果２から必要なビット列だけを切り
だし、１６ビットの精度を持つ結果３、結果４を生成す
る。
【００３４】そして、その結果３、結果４を連結し、そ
の連結結果である３２ビットのデータを出力する。この
演算を行うことによって、２つの演算の結果を１つのレ
ジスタに格納でき、それによってレジスタ使用効率が向
上し、レジスタの値をメモリに格納するための命令数が
低減できるため、処理効率が向上する。
の連結結果である３２ビットのデータを出力する。この
演算を行うことによって、２つの演算の結果を１つのレ
ジスタに格納でき、それによってレジスタ使用効率が向
上し、レジスタの値をメモリに格納するための命令数が
低減できるため、処理効率が向上する。
【００３５】図３は、演算器１２の演算処理の他の例と
して、丸め・連結処理を示している。例えば、演算器
５、６の結果（結果１、結果２）がそれぞれ３２ビット
であるとき、その演算結果を１６ビットに丸めて、１６
ビットの精度を持つ結果３、結果４を生成する。
して、丸め・連結処理を示している。例えば、演算器
５、６の結果（結果１、結果２）がそれぞれ３２ビット
であるとき、その演算結果を１６ビットに丸めて、１６
ビットの精度を持つ結果３、結果４を生成する。
【００３６】そして、その結果３、結果４を連結し、そ
の連結結果である３２ビットのデータを出力する。この
演算を行うことによって、同時に丸め処理を行うことが
できるため処理効率が向上し、また、図２の処理と同様
に２つの演算の結果を１つのレジスタに格納できるため
にレジスタの使用効率が向上する。
の連結結果である３２ビットのデータを出力する。この
演算を行うことによって、同時に丸め処理を行うことが
できるため処理効率が向上し、また、図２の処理と同様
に２つの演算の結果を１つのレジスタに格納できるため
にレジスタの使用効率が向上する。
【００３７】図４は、演算器１２の演算処理の他の例と
して、加算処理を示している。３２ビットの演算結果２
つ（結果１、結果２）を加算した３２ビットの結果を出
力する。これにより、同時に加算処理を行うことができ
るため、このような演算処理が必要な場合、処理効率が
向上する。
して、加算処理を示している。３２ビットの演算結果２
つ（結果１、結果２）を加算した３２ビットの結果を出
力する。これにより、同時に加算処理を行うことができ
るため、このような演算処理が必要な場合、処理効率が
向上する。
【００３８】図５は、演算器１２の演算処理の他の例と
して、論理積演算を、図６は演算器１２の演算処理の他
の例として、論理和演算を示している。これらの場合も
図４と同様に、これらの演算が必要な場合、同時に論理
積演算または論理和演算を行うことができるため、処理
効率が向上する。
して、論理積演算を、図６は演算器１２の演算処理の他
の例として、論理和演算を示している。これらの場合も
図４と同様に、これらの演算が必要な場合、同時に論理
積演算または論理和演算を行うことができるため、処理
効率が向上する。
【００３９】図７、図８、図９には従来の演算処理装置
と本発明の演算処理装置の書き込み先レジスタの違いに
よる書き込み動作の違いを簡単にまとめてある。
と本発明の演算処理装置の書き込み先レジスタの違いに
よる書き込み動作の違いを簡単にまとめてある。
【００４０】図７は、演算器５の結果をレジスタ９に書
き込み演算器６の結果をレジスタ１０に書き込む場合を
示しており、この場合、書き込み先レジスタが異なるた
め、従来の演算処理装置も、本発明の演算処理装置も動
作は同じである。
き込み演算器６の結果をレジスタ１０に書き込む場合を
示しており、この場合、書き込み先レジスタが異なるた
め、従来の演算処理装置も、本発明の演算処理装置も動
作は同じである。
【００４１】図８は、書き込み先レジスタが一致した場
合の従来の演算処理装置の動作を示しており、従来の演
算処理装置の場合どちらかの演算器の結果が優先されて
書き込まれるため、この場合、演算器５の結果がレジス
タ９に書き込まれ、演算器６の結果は破棄されている。
合の従来の演算処理装置の動作を示しており、従来の演
算処理装置の場合どちらかの演算器の結果が優先されて
書き込まれるため、この場合、演算器５の結果がレジス
タ９に書き込まれ、演算器６の結果は破棄されている。
【００４２】図９は、書き込み先レジスタが一致した場
合の、本発明の演算処理装置の動作を示しており、書き
込み先レジスタが一致したときだけ、演算器５、演算器
６の結果を入力した演算器１２の結果がそのレジスタに
書き込まれる。次に、本発明の第２の実施の形態につい
て説明する。
合の、本発明の演算処理装置の動作を示しており、書き
込み先レジスタが一致したときだけ、演算器５、演算器
６の結果を入力した演算器１２の結果がそのレジスタに
書き込まれる。次に、本発明の第２の実施の形態につい
て説明する。
【００４３】本発明の第２の実施の形態の演算処理装置
のブロック図を図１２に示す。
のブロック図を図１２に示す。
【００４４】図１２を参照すると、本発明の第２の実施
の形態の演算処理装置は、図１の実施の形態との違い
は、レジスタチェック回路１１によって生成される一致
信号が演算器５、演算器６に接続されていることであ
る。汎用レジスタ１４は、図１のセレクタ７，８、レジ
スタ９，１０より一般的な場合について示したものであ
る。もしレジスタ番号が一致して、一致信号がアクティ
ブになると、演算器５，６は演算の種類を変える。
の形態の演算処理装置は、図１の実施の形態との違い
は、レジスタチェック回路１１によって生成される一致
信号が演算器５、演算器６に接続されていることであ
る。汎用レジスタ１４は、図１のセレクタ７，８、レジ
スタ９，１０より一般的な場合について示したものであ
る。もしレジスタ番号が一致して、一致信号がアクティ
ブになると、演算器５，６は演算の種類を変える。
【００４５】後は、それらの結果が演算器１２に入力さ
れ、１つの演算結果が出力され、この演算結果は、汎用
レジスタ１４の指定されたレジスタ番号のレジスタに書
き込まれる。この場合、演算器５，６に一致信号を入力
することによって、演算器５，６の演算資源を使用して
レジスタが一致したときの演算を行うことができるた
め、図１の実施の形態の場合より省トランジスタ数化、
高速化を実現できる場合がある。
れ、１つの演算結果が出力され、この演算結果は、汎用
レジスタ１４の指定されたレジスタ番号のレジスタに書
き込まれる。この場合、演算器５，６に一致信号を入力
することによって、演算器５，６の演算資源を使用して
レジスタが一致したときの演算を行うことができるた
め、図１の実施の形態の場合より省トランジスタ数化、
高速化を実現できる場合がある。
【００４６】例えば、演算器１２の演算が図３に示した
丸め・連結処理であるときの図１の実施の形態と同様な
演算を行い、省トランジスタ数化、高速化を実現できる
図１２の実施の実施の形態より具体的な例を図１３に示
す。
丸め・連結処理であるときの図１の実施の形態と同様な
演算を行い、省トランジスタ数化、高速化を実現できる
図１２の実施の実施の形態より具体的な例を図１３に示
す。
【００４７】乗算器は通常、部分積生成・加算部、そし
て最終加算部から形成されており、この図でいうと、部
分積生成・加算部１９、２０と３入力加算器２３、２４
が２つの乗算器を形成している。
て最終加算部から形成されており、この図でいうと、部
分積生成・加算部１９、２０と３入力加算器２３、２４
が２つの乗算器を形成している。
【００４８】３入力加算器は３つの数値を加算する加算
器で、通常の加算器にキャリー・セーブ・アダーを１段
追加したものであり、通常の加算器に比べトランジスタ
数の増加、遅延時間の増加はわずかなものである。
器で、通常の加算器にキャリー・セーブ・アダーを１段
追加したものであり、通常の加算器に比べトランジスタ
数の増加、遅延時間の増加はわずかなものである。
【００４９】もし、この図において、書き込みレジスタ
が一致し、レジスタチェック回路１８から一致信号が出
力されると、セレクタ２１、セレクタ２２から出力され
る値が、0x00008000となり、この値が３入力加算器２
３、２４に入力され、部分積生成・加算部１９、２０か
ら出力される部分積加算値と加算される。この加算を行
うことによって、下位から１６ビットの値を丸めたこと
になる。そして、３入力加算器２３の上位１６ビットと
３入力加算器２４の上位１６ビットを連結した値を汎用
レジスタに書き込むことによって２つの乗算の結果の下
位１６ビットを丸めた結果２つを、１つのレジスタに書
き込むことができる。
が一致し、レジスタチェック回路１８から一致信号が出
力されると、セレクタ２１、セレクタ２２から出力され
る値が、0x00008000となり、この値が３入力加算器２
３、２４に入力され、部分積生成・加算部１９、２０か
ら出力される部分積加算値と加算される。この加算を行
うことによって、下位から１６ビットの値を丸めたこと
になる。そして、３入力加算器２３の上位１６ビットと
３入力加算器２４の上位１６ビットを連結した値を汎用
レジスタに書き込むことによって２つの乗算の結果の下
位１６ビットを丸めた結果２つを、１つのレジスタに書
き込むことができる。
【００５０】これによって、２つの結果を１つのレジス
タに書き込むことができ、レジスタの高使用効率化が実
現できる。
タに書き込むことができ、レジスタの高使用効率化が実
現できる。
【００５１】
【発明の効果】以上の説明により、本発明の第１の効果
は、レジスタの使用効率を高めることができることであ
る。
は、レジスタの使用効率を高めることができることであ
る。
【００５２】その理由は、２つの演算の結果を１つのレ
ジスタに格納することができる様になり、結果を格納す
るのに必要なレジスタの数を減らすことができるからで
ある。
ジスタに格納することができる様になり、結果を格納す
るのに必要なレジスタの数を減らすことができるからで
ある。
【００５３】本発明の第２の効果は、処理効率を高める
ことができることである。
ことができることである。
【００５４】その理由は、２つの結果を１つのレジスタ
に格納することにより、レジスタの値をメモリに保存す
る場合に必要なストア命令の回数が減るからである。
に格納することにより、レジスタの値をメモリに保存す
る場合に必要なストア命令の回数が減るからである。
【図１】本発明の演算処理装置の第１の実施の形態を示
すブロック図である。
すブロック図である。
【図２】演算器１２の第１の演算例を示すフロー図であ
る。
る。
【図３】演算器１２の第２の演算例を示すフロー図であ
る。
る。
【図４】演算器１２の第３の演算例を示すフロー図であ
る。
る。
【図５】演算器１２の第４の演算例を示すフロー図であ
る。
る。
【図６】演算器１２の第５の演算例を示すフロー図であ
る。
る。
【図７】書き込み先のレジスタが一致しない場合の演算
処理装置の動作を示すブロック図である。
処理装置の動作を示すブロック図である。
【図８】従来の演算処理装置の、書き込み先のレジスタ
が一致した場合の動作を示すブロック図である。
が一致した場合の動作を示すブロック図である。
【図９】本発明の演算処理装置の、書き込み先のレジス
タが一致した場合の動作を示すブロック図である。
タが一致した場合の動作を示すブロック図である。
【図１０】従来の演算処理装置の、書き込み先のレジス
タと実際に書き込まれる値の関係を示す表である。
タと実際に書き込まれる値の関係を示す表である。
【図１１】本発明の演算処理装置の、書き込み先のレジ
スタと実際に書き込まれる値の関係を示す表である。
スタと実際に書き込まれる値の関係を示す表である。
【図１２】本発明の演算処理装置の第２の実施の形態を
示すブロック図である。
示すブロック図である。
【図１３】本発明の演算処理装置の第２の実例の形態よ
り具体的な例を示すブロック図である。
り具体的な例を示すブロック図である。
【図１４】従来の演算処理装置の構成例を示すブロック
図である。
図である。
３、４ 命令デコーダ ５、６ 演算器 ７、８ セレクタ ９、１０ レジスタ １１ レジスタチェック回路 １２ 演算器 １３ セレクタ １４ 汎用レジスタ １５、１６ 命令デコーダ １７ 汎用レジスタ １８ レジスタチェック回路 １９、２０ 部分積生成・加算部 ２１、２２ セレクタ ２３、２４ ３入力加算器 ２５ セレクタ ２６ 汎用レジスタ
Claims (8)
- 【請求項１】 複数の命令を同時に実行させることがで
きる演算処理装置において、同時に実行される複数の命
令のレジスタ番号を比較し、その比較結果によりそれら
の命令によって行われる演算の種類を変化させることを
特徴とする演算処理装置。 - 【請求項２】 比較する対象の前記レジスタ番号が書き
込み先レジスタの番号であることを特徴とする請求項１
記載の演算処理装置。 - 【請求項３】 同時に実行される複数の命令の前記書き
込み先レジスタ番号が一致したときに、それらの命令に
よって得られる複数の演算結果に一定の演算を行うこと
によって得られる１つの演算結果を、それらの命令によ
って指定された１つの書き込み先レジスタに書き込むこ
とを特徴とする請求項２記載の演算処理装置。 - 【請求項４】 前記１つの演算結果が、もとの複数の演
算結果の一部の複数ビットを連結したものであることを
特徴とする請求項３記載の演算処理装置。 - 【請求項５】 前記１つの演算結果が、もとの複数の演
算結果に対して丸め処理を行ったあと、その結果の一部
の複数ビットを連結したものであるという特徴をもった
請求項３記載の演算処理装置。 - 【請求項６】 前記１つの演算結果が、もとの複数の演
算結果を加算したものであるという特徴をもった請求項
３記載の演算処理装置。 - 【請求項７】 前記１つの演算結果が、もとの複数の演
算結果の論理和であるという特徴をもった請求項３記載
の演算処理装置。 - 【請求項８】 前記１つの演算結果が、もとの複数の演
算結果の論理積であるという特徴をもった請求項３記載
の演算処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17783899A JP3475860B2 (ja) | 1999-06-24 | 1999-06-24 | 演算処理装置 |
| US09/602,057 US6757813B1 (en) | 1999-06-24 | 2000-06-23 | Processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17783899A JP3475860B2 (ja) | 1999-06-24 | 1999-06-24 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001005664A true JP2001005664A (ja) | 2001-01-12 |
| JP3475860B2 JP3475860B2 (ja) | 2003-12-10 |
Family
ID=16038009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17783899A Expired - Fee Related JP3475860B2 (ja) | 1999-06-24 | 1999-06-24 | 演算処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6757813B1 (ja) |
| JP (1) | JP3475860B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130061102A (ko) * | 2011-11-30 | 2013-06-10 | 르네사스 일렉트로닉스 가부시키가이샤 | Ｖｌｉｗ 프로세서와 명령 구조와 명령 실행 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AUPQ030299A0 (en) | 1999-05-12 | 1999-06-03 | Sharinga Networks Inc. | A message processing system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2616182B2 (ja) | 1990-08-29 | 1997-06-04 | 三菱電機株式会社 | データ処理装置 |
| JP2874351B2 (ja) | 1991-01-23 | 1999-03-24 | 日本電気株式会社 | 並列パイプライン命令処理装置 |
| JPH0820949B2 (ja) * | 1991-11-26 | 1996-03-04 | 松下電器産業株式会社 | 情報処理装置 |
| US5442581A (en) * | 1993-11-30 | 1995-08-15 | Texas Instruments Incorporated | Iterative division apparatus, system and method forming plural quotient bits per iteration |
| US5881307A (en) * | 1997-02-24 | 1999-03-09 | Samsung Electronics Co., Ltd. | Deferred store data read with simple anti-dependency pipeline inter-lock control in superscalar processor |
-
1999
- 1999-06-24 JP JP17783899A patent/JP3475860B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-23 US US09/602,057 patent/US6757813B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130061102A (ko) * | 2011-11-30 | 2013-06-10 | 르네사스 일렉트로닉스 가부시키가이샤 | Ｖｌｉｗ 프로세서와 명령 구조와 명령 실행 방법 |
| KR101986669B1 (ko) | 2011-11-30 | 2019-06-07 | 르네사스 일렉트로닉스 가부시키가이샤 | Ｖｌｉｗ 프로세서와 명령 구조와 명령 실행 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6757813B1 (en) | 2004-06-29 |
| JP3475860B2 (ja) | 2003-12-10 |
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Legal Events
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