JPH07210371A - パイプライン型除算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 除算処理機能とパイプライン処理機能を備
え、かつハードを有効活用し、全体としてハードウェア
量を低減する。 【構成】 除数、被除数を格納するレジスタ１，７を備
える初段ブロック２６と、それぞれ前段の除数、被除数
の部分商を求める除算器１９〜２３、前段の除数を格納
するレジスタ２〜６、除算結果の部分商及び前段までの
部分商を格納するレジスタ１３〜１７及び除算結果の余
りを次段の被除数として格納するレジスタ８〜１２を備
える中間段ブロック２７〜３１と、前段の除数、被除数
を入力して部分商を求める除算器２４及び除算結果の部
分商と前段までの部分商を格納するレジスタ１８を備え
る終段ブロック３２とを備え、初段ブロック２６に、除
算処理サイクル時には入力除数を、移送処理サイクル時
には除数「１」データをレジスタ１に格納させる除数切
換処理部２５を設けるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１サイクルで複数ビッ
トの部分商を得る除算器を用いたパイプライン動作を行
うパイプライン型除算処理装置に関する。

【０００２】

【従来の技術】従来、この種のパイプライン型除算処理
装置は、例えば特開平１−２８６０２３号公報に示され
るように、除算処理のみ実行可能となっている。

【０００３】図３は従来のパイプライン型除算処理装置
の構成を示す図である。この図は、例として６段構成の
場合を示している。

【０００４】３３は初段ブロック、２７〜３１は共に同
一構成の中間段ブロック、３２は終段ブロックを示して
おり、それぞれ１サイクル毎に処理を実行する。

【０００５】初段ブロック３３は入力除数データを格納
する除数レジスタ１と入力被除数データを格納する被除
数レジスタ７を備える。

【０００６】中間段ブロック２７は初段の除数レジスタ
１、被除数レジスタ７にそれぞれ格納された除数データ
及び被除数データを入力し、ｎビットの部分商を求める
ｎビット除算器１９、前段の除数レジスタ１に格納され
た除数データを格納する除数レジスタ２、ｎビット除算
器１９の除算結果の余りデータを次段の被除数データと
して格納する被除数レジスタ８、ｎビット除算器１９の
除算結果の部分商データを格納する商レジスタ１３を備
える。

【０００７】次の中間段ブロック２８は前段の除数レジ
スタ２、被除数レジスタ８にそれぞれ格納された除数デ
ータ及び被除数データを入力し、ｎビットの部分商を求
めるｎビット除算器２０、前段の除数レジスタ２に格納
された除数データを格納する除数レジスタ３、ｎビット
除算器２０の除算結果の余りデータを次段の被除数デー
タとして格納する被除数レジスタ９、ｎビット除算器２
０の除算結果の部分商データ及び前段までの部分商デー
タを格納する商レジスタ１４を備える。

【０００８】同様に、中間段ブロック２９はｎビット除
算器２１、除数レジスタ４、被除数レジスタ１０、商レ
ジスタ１５を備え、中間段ブロック３０はｎビット除算
器２２、除数レジスタ５、被除数レジスタ１１、商レジ
スタ１６を備え、中間段ブロック３１はｎビット除算器
２３、除数レジスタ６、被除数レジスタ１２、被除数レ
ジスタ１７を備える。

【０００９】終段ブロック３２はｎビット除算器２５及
び商レジスタ１８のみ備え、商レジスタ１８に格納され
た各段の部分商データは全体の商データとしてまとめて
出力される。

【００１０】尚、上記除数レジスタ１〜６、被除数レジ
スタ７〜１２及び商レジスタ１３〜１８にはそれぞれパ
イプラインレジスタが用いられる。

【００１１】次に動作を説明する。まず、最初のサイク
ルで除数データ、被除数データが与えられると、除数デ
ータは除数レジスタ１に、被除数は被除数レジスタ７に
格納される。次のサイクルでレジスタ１，７に格納され
た除数データ、被除数データは共にｎビット除算器１９
に入力され、ここでｎビットの部分商と余りが求められ
る。部分商データは商レジスタ１３に、余りデータは被
除数レジスタ８に格納される。このとき、除数レジスタ
１に格納された除数は除数レジスタ２に移される。

【００１２】その次のサイクルでレジスタ２，８に格納
された除数データ、被除数データはｎビット除算器２０
に入力され、ここでｎビットの部分商と余りが求められ
る。部分商データは商レジスタ１４に、余りデータは被
除数レジスタ９に格納される。このとき、除数レジスタ
２に格納された除数は除数レジスタ３に移され、商レジ
スタ１３に格納された部分商は商レジスタ１４に移され
る。

【００１３】このようにして１サイクル毎にｎビットの
部分商が求められ、最段ブロック３２の商レジスタ１８
にはｎビット×６段分の除算結果が入力される。これに
よりｎ×６ビットの商データを求めることができる。

【００１４】尚、図３では除算処理ブロック（中間段及
び終段ブロック）の段数を６段、除算器の処理ビット数
をｎとしているが、除算処理ブロックの段数、部分商を
求める除算器の処理ビット数を変更することによって、
必要なビット幅の除算処理装置を構成することができ
る。

【００１５】ところで、除算処理以外に単にデータを移
送するパイプライン処理を行いたい場合がある。この場
合、従来では図４に示すようなハードウェア構成をとっ
ている。

【００１６】図４は従来法のハード構成とハードウェア
の占有を示す図である。図において、左側４１が図３に
示した従来の除算処理装置を示している。右側は、除算
処理装置４１に対応した段数のパイプラインレジスタ群
４２を示している。３４〜４０はパイプラインレジスタ
で、１サイクル毎に次の段のレジスタにデータが移る。
ここではデータを除算データＡ１〜Ａ４と通常データ
（単なるパイプライン移送データ）Ｂ１〜Ｂ３としてい
る。２７〜４０の中の斜線で示す部分は、ある１サイク
ルのハードウェアの未使用部分を示している。

【００１７】すなわち、図３のような従来の除算処理装
置では除算命令しか行えず、除算処理以外のパイプライ
ン処理があるとき、入出力データの順序を変えずに機能
するには、図４のように除算処理装置に対応するパイプ
ラインレジスタ群を新たに持つ必要がある。よって、ハ
ード量の増加を招くことになる。

【００１８】また、除算処理装置４１とパイプラインレ
ジスタ群４２は同期をとらなければならないため、図４
の斜線で示すように、除算データのときはパイプライン
レジスタ群４２側のハードウェアに、通常データのとき
は除算器４１側にハードウェアに未使用部分が存在する
ことになる。このことからハードウェアが有効に活用さ
れていないことがわかる。

【００１９】ここで、先行技術として、例えば特開平１
−２６６６２８号公報（以下、先行技術と称する）に
は、定数の減算と乗算を同時に実施することで、パイプ
ラインレジスタと変換器に伴う遅延を回避し、除算と平
方根関数を速やかに計算可能にした「除算を計算する装
置と方法」が開示されている。

【００２０】

【発明が解決しようとする課題】以上述べたように、従
来のパイプライン型除算処理装置では、単にデータを移
送処理することができず、このようなパイプライン処理
を行うためには新たにパイプラインレジスタ群を設けな
ければならないため、ハードウェア量の増加を免れな
い。また、ハードウェアを有効活用することもできな
い。

【００２１】本発明は上記の課題を解決するためになさ
れたもので、除算処理機能とパイプライン処理機能を備
え、かつハードウェアを有効活用し、全体としてハード
ウェア量を低減したパイプライン型除算処理装置を提供
することを目的とする。

【００２２】ここで、上記先行技術は、除算と平方根関
数をパイプライン方式で計算可能とする装置と方法を示
すものであって、除算処理機能とパイプライン処理機能
を兼ね備え、ハードの有効活用を実現する本発明の技術
思想を示唆する具体的な記載がなく、本発明とは全く異
なる技術思想に立脚するものである。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に本発明は、１サイクルで除数データを格納する除数パ
イプラインレジスタ及び被除数データを格納する被除数
パイプラインレジスタを備える初段ブロックと、１サイ
クルで初段あるいは前段から除数データ及び被除数デー
タを入力してｎビットの部分商を求めるｎビット除算
器、初段あるいは前段から除数データを格納する除数パ
イプラインレジスタ、前記ｎビット除算器の除算結果の
部分商データと前段までの部分商データを格納する商パ
イプラインレジスタ及び前記ｎビット除算器の除算結果
の余りデータを次段の被除数データとして格納する被除
数パイプラインレジスタを備える１個以上の中間段ブロ
ックと、１サイクルで前段から除数データ及び被除数デ
ータを入力してｎビットの部分商を求めるｎビット除算
器及び前記ｎビット除算器の除算結果の部分商と前段ま
での部分商データを格納し全体の除算結果として出力す
る商パイプラインレジスタを備える終段ブロックとを備
えるパイプライン型除算処理装置において、前記初段ブ
ロックに、除算処理サイクル時には入力除数データを前
記除数パイプラインレジスタに格納させ、移送処理サイ
クル時には除数「１」データを強制的に前記除数パイプ
ラインレジスタに格納させる除数切換処理部を設けるよ
うにしたことを特徴とする。

【００２４】特に前記除数切換処理部は、除数「１」デ
ータを発生する手段と、この手段で発生される除数
「１」データと入力除数データのいずれか一方を除数切
換信号に応じて選択的に導出するセレクタとを具備し、
前記除数切換信号を除算処理サイクル、移送処理サイク
ルで切り換え、除算処理サイクルでは入力除数データ
が、移送処理サイクルでは除数「１」データが選択され
るようにしたことを特徴とする。

【００２５】

【作用】上記構成によるパイプライン型除算処理装置で
は、初段ブロックで１サイクル毎に入力除数データと除
数「１」データを選択できるようにし、除算処理サイク
ルでは入力除数データを、パイプライン処理サイクルで
は除数「１」データを出力することで、パイプライン処
理を実行可能とし、かつパイプライン処理時に未使用と
なっていた除算処理ブロックをパイプラインレジスタと
して活用し、必要なハードウェア量の低減を図ってい
る。

【００２６】

【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。但し、図１において、図３と同一部分に
は同一符号を付して示す。

【００２７】図１は本発明に係るパイプライン型除算処
理装置の構成を示す図であり、例として６段構成の場合
を示している。

【００２８】図１において、初段ブロック２６は、除数
レジスタ１及び被除数レジスタ７と共に除数切換制御部
２５を備える。この除数切換制御部２５は、除数「１」
データを発生するデータ発生部２５１と、除数「１」デ
ータと入力除数データのいずれか一方を除数切換信号に
応じて選択的に導出するセレクタ２５２とを備え、除数
切換信号を除算処理サイクル、移送処理サイクルで切り
換えることで、除算処理サイクルでは入力除数データ
が、移送処理サイクルでは除数「１」データを出力する
ことができる。ここで選択された除数データは除数レジ
スタ１に格納される。

【００２９】図２は本発明のデータのハードウェアの占
有を示す図である。ここではデータを除算データＡ１〜
Ａ４と通常データ（単なるパイプライン移送データ）Ｂ
１〜Ｂ３とし、除算処理とパイプライン処理がサイクル
毎に切り変わっていることを示している。

【００３０】次に、図１の動作について説明する。

【００３１】はじめに、除算処理機能の動作について説
明する。まず、除数レジスタ１に入力された除数データ
が入るように、除数切換制御部２５に除数切換信号を送
る。これによって、入力除数データは除数レジスタ１
に、被除数データは被除数レジスタ７に格納される。

【００３２】次のサイクルでレジスタ１，７に格納され
た除数データ、被除数データが中間段ブロック２７のｎ
ビット除算器１９に入力され、ｎビットの部分商と余り
が求められる。部分商データは商レジスタ１３に、余り
データは被除数レジスタ８に格納される。その次のサイ
クルで、中間段ブロック２８にて、レジスタ２，８に格
納された除数データ、被除数データについてｎビットの
商と余りが求められる。

【００３３】このようにして１サイクル毎にｎビットの
部分商が求められ、終段ブロック３２の商レジスタ１８
にはｎビット×６段分の除算結果が入力される。これに
より、ｎ×６ビットの商を求めることができる。

【００３４】次に、パイプラインレジスタ機能の動作に
ついて説明する。まず、除数レジスタ１に「１」の値を
入力するように、除数切換制御部２５に除数切換信号を
送る。これによって、除数レジスタ１には除数データと
して「１」が強制的に格納される。被除数レジスタ７に
は移送データが被除数データとして格納される。

【００３５】次のサイクルで、レジスタ１，７に格納さ
れた除数データ「１」、移送データが中間段ブロック２
７のｎビット除算器１９に入力され、ｎビットの部分商
と余りが求められる。このとき、除数データが「１］な
ので、商データは被除数レジスタ７の格納データの上位
ｎビットになり、レジスタ１３に格納される。

【００３６】その次のサイクルでは、中間段ブロック２
８にて、レジスタ２，８に格納された値を除数、被除数
として除算処理が行われ、商レジスタ１４には前段の商
レジスタ１３の値と移送データの（ｎ＋１）ビット目か
らｎビットが格納される。

【００３７】このようにして１サイクル毎に移送データ
を「１」で除算し、ｎビット分の移送データが各段の商
レジスタに格納される。終段ブロック３２の商レジスタ
１８には、ｎビット×６段分の移送データが格納され
る。これにより、見掛上、ｎ×６ビットの商のビット幅
のパイプラインレジスタとして機能する。

【００３８】したがって、本発明の除算処理装置は、除
算処理機能とパイプライン処理機能を備え、図２に示す
ように、各段毎、各サイクル毎に両機能を切り換えるこ
とができるので、ハードウェアを有効に活用することが
できる。

【００３９】尚、上記実施例では６段構成の場合につい
て説明したが、除算処理ブロック（中間段及び終段ブロ
ック）の段数を６段、除算器の処理ビット数をｎとして
いるが、本発明はこれに限定されるものではなく、除算
処理ブロックの段数、部分商を求める除算器の処理ビッ
ト数を変更することによって、必要なビット幅の除算処
理装置を構成することができる。

【００４０】以上説明したように、本発明によるパイプ
ライン型除算処理装置は、除算処理機能だけでなく、わ
ずかなハードウェアの追加により、パイプライン処理機
能を持つことができる。さらに、除算処理機能とパイプ
ライン処理機能の２種類の機能を各段毎、サイクル毎に
切り換えることができるので、図４に示したパイプライ
ンレジスタ群４２を持つ必要がなくなる。また、必要な
レジスタのビット幅を少なくすることができるので、物
量を低減することができる。

【００４１】尚、本発明は上述した実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。

【００４２】

【発明の効果】以上述べたように本発明によれば、除算
処理機能とパイプライン処理機能を備え、かつハードウ
ェアを有効活用し、全体としてハードウェア量を低減し
たパイプライン型除算処理装置を提供することができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例に係るパイプライン型除算
器の構成を示すブロック図である。

【図２】同実施例のデータのハードウェアの占有の様子
を示す図である。

【図３】従来のパイプライン型除算器の構成を示すブロ
ック図である。

【図４】従来のパイプライン型除算器のハードウェア構
成とハードウェアの占有の様子を示す図である。

【符号の説明】 １〜６ 除数レジスタ ７〜１２ 被除数レジスタ １３〜１８ 商レジスタ １９〜２４ ｎビット除算器 ２５ 除数切換制御部 ２６〜３３ 処理ブロック ３４〜４０ パイプラインレジスタ ４１ 除算処理装置 ４２ パイプラインレジスタ群

Claims (2)

【特許請求の範囲】
1. 【請求項１】 １サイクルで除数データを格納する除数
   パイプラインレジスタ及び被除数データを格納する被除
   数パイプラインレジスタを備える初段ブロックと、 １サイクルで初段あるいは前段から除数データ及び被除
   数データを入力してｎビットの部分商を求めるｎビット
   除算器、初段あるいは前段から除数データを格納する除
   数パイプラインレジスタ、前記ｎビット除算器の除算結
   果の部分商データと前段までの部分商データを格納する
   商パイプラインレジスタ及び前記ｎビット除算器の除算
   結果の余りデータを次段の被除数データとして格納する
   被除数パイプラインレジスタを備える１個以上の中間段
   ブロックと、 １サイクルで前段から除数データ及び被除数データを入
   力してｎビットの部分商を求めるｎビット除算器及び前
   記ｎビット除算器の除算結果の部分商と前段までの部分
   商データを格納し全体の除算結果として出力する商パイ
   プラインレジスタを備える終段ブロックとを備えるパイ
   プライン型除算処理装置において、 前記初段ブロックに、除算処理サイクル時には入力除数
   データを前記除数パイプラインレジスタに格納させ、移
   送処理サイクル時には除数「１」データを強制的に前記
   除数パイプラインレジスタに格納させる除数切換処理部
   を設けるようにしたことを特徴とするパイプライン型除
   算処理装置。
2. 【請求項２】 前記除数切換処理部は、除数「１」デー
   タを発生する発生手段と、この発生手段で発生される除
   数「１」データと入力除数データのいずれか一方を除数
   切換信号に応じて選択的に導出するセレクタとを具備
   し、前記除数切換信号を除算処理サイクル、移送処理サ
   イクルで切り換え、除算処理サイクルでは入力除数デー
   タが、移送処理サイクルでは除数「１」データが選択さ
   れるようにしたことを特徴とする請求項１記載のパイプ
   ライン型除算処理装置。