JPS6244292B2 - - Google Patents
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- JPS6244292B2 JPS6244292B2 JP56122984A JP12298481A JPS6244292B2 JP S6244292 B2 JPS6244292 B2 JP S6244292B2 JP 56122984 A JP56122984 A JP 56122984A JP 12298481 A JP12298481 A JP 12298481A JP S6244292 B2 JPS6244292 B2 JP S6244292B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/3816—Accepting numbers of variable word length
Description
本発明は演算装置に関し、特に可変オペランド
長命令の高速処理に関する。 データ処理装置において、十進演算命令などの
可変オペランド長命令を処理する方法として、１
バイト巾の演算器で１バイトづつ処理する方法
と、４または８バイト巾の演算器で一度に複数バ
イト処理する方法とがある。前者は技術的には問
題が少ないが、命令の処理性能が低い。後者の方
法は高速処理が可能となるが、両オペランドの長
さが異なり、一方のオペランドが先に尽きた場
合、特殊な処理を必要としており、制御が複雑と
なり、また処理時間が長くなるという欠点があ
る。一方のオペランドが先に尽きた場合、特殊処
理として尽きた方のオペランドをシフタによつて
演算器のバイト巾分全てゼロにして残つている方
のオペランドと複数バイト一度に演算する方法
や、尽きた方のオペランドをゼロとして１バイト
巾の演算器で１バイトずつ処理する方法がとられ
ている。 本発明の目的は複数バイト巾の演算器を設けた
効果を生かす演算装置を提供することにある。 本発明において、演算手段は複数バイト巾の入
力を持ち、複数バイトの入力データを同時に演算
する。この演算手段に入力されるデータのうち、
オペランドの領域以外の不要バイトを抑止手段に
よつて抑止する。この抑止手段は一方のオペラン
ドが尽きたとき、その一方の入力の全バイトを抑
止する手段を含んでいる。従つて、一方のオペラ
ンドが尽きた場合にも複数バイトの同時演算が可
能となり、複数バイト巾の演算手段を設けた効果
を生かすことができる。 以下の説明では、可変オペランド長命令として
第１図に示す形式の命令を考える。第１図で、
OP部は加減乗除等のオペレーシヨンの種類、
L1、L2部はそれぞれ第１、第２オペランドの有
効長マイナス１の値、ADR1、ADR2部はそれぞ
れ主記憶上の第１、第２オペランドの先頭アドレ
スを示すためのフイールドである。なお、L1、
L2部はそれぞれ４ビツトで構成される（従つて
最大オペランド有効長は16バイト）ものとする。
こゝではADR1部で示す主記憶上のアドレスから
長さL1＋１バイトの第１オペランドと、ADR2部
で示す主記憶上のアドレスから長さL2＋１バイ
トの第２オペランドを、それぞれのオペランドの
右端（後端）をそろえて加減算し、結果を主記憶
上の第１オペランドフイールドに格納するものと
する。なお、処理装置と主記憶装置間のデータ転
送は、８バイト単位に行なうものと仮定する。 第２図は本発明の一実施例を示すブロツク図で
ある。同図において、１１，１２は演算器に入力
する第１および第２オペランドを格納するための
８バイトのレジスタ、１３は第２オペランドの右
端バイトを第１オペランドの右端バイト位置に整
合するためのシフタ、１４，１５はそれぞれ演算
器に入力されるデータのうち、オペランド領域以
外の不要バイトを抑止しゼロを保証する抑止回路
である。１６は８バイト巾の演算器、１７は結果
レジスタである。１８，２１はそれぞれ上述した
命令から与えられる第１、第２オペランドの有効
長L1、L2を保持するレジスタで、内容は後述の
ごとく、演算が行なわれるごとに更新される。１
９，２２はそれぞれ上述した命令のADR1部、
ADR2部の下位３ビツトBC、ACを保持するレジ
スタで、オペランドの右端バイトの８バイト境界
内のバイト位置を示している。２０，２３はそれ
ぞれ有効長レジスタ１８，２０の値がマイナスに
なつたこと、即ち対応のオペランドが尽きたこと
を示すフリツプフロツプL1C、L2Cである。 レジスタ１１の８バイトはそのまま抑止回路１
４に与えられる。抑止回路１４にはBC、L1およ
びL1Cが与えられ、演算に不要な部分にゼロを挿
入して演算器１６に入力する。第２図の例では第
１バイトから第５バイトまで第１オペランドが存
在し、従つてBCが示すオペランドの右端より右
側の第６、７バイト、BCとL1から求められるオ
ペランドの左端より左側の第０バイトを抑止し、
ゼロを挿入して演算器１６に入力する。L1Cがセ
ツトされているとき、抑止回路１４は全８バイト
を抑止する。詳細については後述される。 レジスタ１２の８バイトはシフタ１３に入力さ
れる。シフタ１３は衆知のシフタが利用される。
シフタ１３にはBCとACが与えられ、シフタ１３
はこのBCとACの差に応じて入力された８バイト
を右あるいは左シフトし、第２オペランドの右端
を第１オペランドの右端位置に整合する。第２図
の例では第２バイトから第４バイトまで第２オペ
ランドが存在し、従つてシフタ１３は第２オペラ
ンドを右に１バイトシフトし、その右端を第１オ
ペランドの右端位置に整合する。 シフタ１３の出力は抑止回路１５に入力され
る。抑止回路１５にはBC、L2、L2Cが入力され
るが、動作は抑止回路１４と同じである。 第３図はL2（第２オペランドの有効長）を更
新する回路を示す。L2レジスタ２１の内容は
L2Dと示す遅れレジスタ３３を介して加算器３２
に入力される。セレクタ３０にはBC＋１と８の
値が与えられており、第１回目のオペランド間の
演算時にはBC＋１が選択され、２回目以降は８
の値が選択され、１の補数発生回路３１を介して
加算器３２に入力される。結果的に減算結果が
L2レジスタ２１にセツトされる。加算時に生ず
る最終キヤリは、L2Dレジスタ３３の値が８ある
いはBC＋１よりも大きい場合にはキヤリが発生
し、小さい場合には発生しない。最終キヤリは
NOT回路３４を介してL2Cフリツプフロツプ２
３に与えられており、最終キヤリが発生しない時
にL2Cフリツプフロツプ２３がセツトされる。こ
れはL2レジスタ２１の値がマイナスになつたと
き、即ち、第２オペランドが尽きた時、L2Cフリ
ツプフロツプ２３がセツトされることを意味す
る。 第４図の実例で説明する。第１オペランドは８
バイト境界をまたぐａ〜ｉの９バイトで、BC＝
４、L1＝８である。第２オペランドはｌ〜ｎの
３バイトで、AC＝４、L2＝２である。簡単のた
めにBC＝ACとしてある。まず第１回目の演算は
第１オプランドの“efghi”と第２オペランドの
“lmn”の演算が行なわれる。この時、L2および
L2Dは２であり、第１回目の演算時BC＋１即ち
５減じられ、L2は−３となる。従つてL2Cフリ
ツプフロツプ２３はセツトされ、第２回目以降の
演算時、第２オペランドは尽きてしまつているこ
とを表示する。 第３図は第２オペランドに対応するL2更新回
路について示したが、第１オペランドに対応する
L1更新回路も全く同じである。 次に抑止回路１４，１５について説明する。 第１表はオペランドの右端より右側の不要バイ
ト位置を示している。例えばBCが５の場合は、
バイト位置６〜７が不要バイトである。（第２図
のレジスタ１１の第１オペランドの例）
長命令の高速処理に関する。 データ処理装置において、十進演算命令などの
可変オペランド長命令を処理する方法として、１
バイト巾の演算器で１バイトづつ処理する方法
と、４または８バイト巾の演算器で一度に複数バ
イト処理する方法とがある。前者は技術的には問
題が少ないが、命令の処理性能が低い。後者の方
法は高速処理が可能となるが、両オペランドの長
さが異なり、一方のオペランドが先に尽きた場
合、特殊な処理を必要としており、制御が複雑と
なり、また処理時間が長くなるという欠点があ
る。一方のオペランドが先に尽きた場合、特殊処
理として尽きた方のオペランドをシフタによつて
演算器のバイト巾分全てゼロにして残つている方
のオペランドと複数バイト一度に演算する方法
や、尽きた方のオペランドをゼロとして１バイト
巾の演算器で１バイトずつ処理する方法がとられ
ている。 本発明の目的は複数バイト巾の演算器を設けた
効果を生かす演算装置を提供することにある。 本発明において、演算手段は複数バイト巾の入
力を持ち、複数バイトの入力データを同時に演算
する。この演算手段に入力されるデータのうち、
オペランドの領域以外の不要バイトを抑止手段に
よつて抑止する。この抑止手段は一方のオペラン
ドが尽きたとき、その一方の入力の全バイトを抑
止する手段を含んでいる。従つて、一方のオペラ
ンドが尽きた場合にも複数バイトの同時演算が可
能となり、複数バイト巾の演算手段を設けた効果
を生かすことができる。 以下の説明では、可変オペランド長命令として
第１図に示す形式の命令を考える。第１図で、
OP部は加減乗除等のオペレーシヨンの種類、
L1、L2部はそれぞれ第１、第２オペランドの有
効長マイナス１の値、ADR1、ADR2部はそれぞ
れ主記憶上の第１、第２オペランドの先頭アドレ
スを示すためのフイールドである。なお、L1、
L2部はそれぞれ４ビツトで構成される（従つて
最大オペランド有効長は16バイト）ものとする。
こゝではADR1部で示す主記憶上のアドレスから
長さL1＋１バイトの第１オペランドと、ADR2部
で示す主記憶上のアドレスから長さL2＋１バイ
トの第２オペランドを、それぞれのオペランドの
右端（後端）をそろえて加減算し、結果を主記憶
上の第１オペランドフイールドに格納するものと
する。なお、処理装置と主記憶装置間のデータ転
送は、８バイト単位に行なうものと仮定する。 第２図は本発明の一実施例を示すブロツク図で
ある。同図において、１１，１２は演算器に入力
する第１および第２オペランドを格納するための
８バイトのレジスタ、１３は第２オペランドの右
端バイトを第１オペランドの右端バイト位置に整
合するためのシフタ、１４，１５はそれぞれ演算
器に入力されるデータのうち、オペランド領域以
外の不要バイトを抑止しゼロを保証する抑止回路
である。１６は８バイト巾の演算器、１７は結果
レジスタである。１８，２１はそれぞれ上述した
命令から与えられる第１、第２オペランドの有効
長L1、L2を保持するレジスタで、内容は後述の
ごとく、演算が行なわれるごとに更新される。１
９，２２はそれぞれ上述した命令のADR1部、
ADR2部の下位３ビツトBC、ACを保持するレジ
スタで、オペランドの右端バイトの８バイト境界
内のバイト位置を示している。２０，２３はそれ
ぞれ有効長レジスタ１８，２０の値がマイナスに
なつたこと、即ち対応のオペランドが尽きたこと
を示すフリツプフロツプL1C、L2Cである。 レジスタ１１の８バイトはそのまま抑止回路１
４に与えられる。抑止回路１４にはBC、L1およ
びL1Cが与えられ、演算に不要な部分にゼロを挿
入して演算器１６に入力する。第２図の例では第
１バイトから第５バイトまで第１オペランドが存
在し、従つてBCが示すオペランドの右端より右
側の第６、７バイト、BCとL1から求められるオ
ペランドの左端より左側の第０バイトを抑止し、
ゼロを挿入して演算器１６に入力する。L1Cがセ
ツトされているとき、抑止回路１４は全８バイト
を抑止する。詳細については後述される。 レジスタ１２の８バイトはシフタ１３に入力さ
れる。シフタ１３は衆知のシフタが利用される。
シフタ１３にはBCとACが与えられ、シフタ１３
はこのBCとACの差に応じて入力された８バイト
を右あるいは左シフトし、第２オペランドの右端
を第１オペランドの右端位置に整合する。第２図
の例では第２バイトから第４バイトまで第２オペ
ランドが存在し、従つてシフタ１３は第２オペラ
ンドを右に１バイトシフトし、その右端を第１オ
ペランドの右端位置に整合する。 シフタ１３の出力は抑止回路１５に入力され
る。抑止回路１５にはBC、L2、L2Cが入力され
るが、動作は抑止回路１４と同じである。 第３図はL2（第２オペランドの有効長）を更
新する回路を示す。L2レジスタ２１の内容は
L2Dと示す遅れレジスタ３３を介して加算器３２
に入力される。セレクタ３０にはBC＋１と８の
値が与えられており、第１回目のオペランド間の
演算時にはBC＋１が選択され、２回目以降は８
の値が選択され、１の補数発生回路３１を介して
加算器３２に入力される。結果的に減算結果が
L2レジスタ２１にセツトされる。加算時に生ず
る最終キヤリは、L2Dレジスタ３３の値が８ある
いはBC＋１よりも大きい場合にはキヤリが発生
し、小さい場合には発生しない。最終キヤリは
NOT回路３４を介してL2Cフリツプフロツプ２
３に与えられており、最終キヤリが発生しない時
にL2Cフリツプフロツプ２３がセツトされる。こ
れはL2レジスタ２１の値がマイナスになつたと
き、即ち、第２オペランドが尽きた時、L2Cフリ
ツプフロツプ２３がセツトされることを意味す
る。 第４図の実例で説明する。第１オペランドは８
バイト境界をまたぐａ〜ｉの９バイトで、BC＝
４、L1＝８である。第２オペランドはｌ〜ｎの
３バイトで、AC＝４、L2＝２である。簡単のた
めにBC＝ACとしてある。まず第１回目の演算は
第１オプランドの“efghi”と第２オペランドの
“lmn”の演算が行なわれる。この時、L2および
L2Dは２であり、第１回目の演算時BC＋１即ち
５減じられ、L2は−３となる。従つてL2Cフリ
ツプフロツプ２３はセツトされ、第２回目以降の
演算時、第２オペランドは尽きてしまつているこ
とを表示する。 第３図は第２オペランドに対応するL2更新回
路について示したが、第１オペランドに対応する
L1更新回路も全く同じである。 次に抑止回路１４，１５について説明する。 第１表はオペランドの右端より右側の不要バイ
ト位置を示している。例えばBCが５の場合は、
バイト位置６〜７が不要バイトである。（第２図
のレジスタ１１の第１オペランドの例）
【表】
第２表はオペランドの左端より左側の不要バイ
ト位置を示している。例えばBCが５でL1が４の
場合はバイト位置０が不要バイトである。（第２
図のレジスタ１１の第１オペランドの例）
ト位置を示している。例えばBCが５でL1が４の
場合はバイト位置０が不要バイトである。（第２
図のレジスタ１１の第１オペランドの例）
【表】
従つて、第１表、第２表で示される全ての不要
バイトおよばL1C、L2Cによるオペランドが尽き
てしまつた場合の全バイトについてゼロを保証し
た第１オペランドおよび第２オペランドを演算器
に入力すれば、正しい演算結果が得られる。な
お、第１表、第２表で記号「−」は不要バイトが
ないことを示す。 第２図の抑子回路１５の構成例を第５図に示
す。抑止回路１４も同じである。第５図で５０は
抑止回路１５の制御部であり、入力BC、L2、
L2Cより、第１表、第２表およびL2Cに従つて不
要バイト抑止信号100〜107を出力する。５１は８
バイト巾のゲート回路であり、シフタ１３から演
算器１６〜の第２オペランド入力２００〜２６３
のうち、第０〜第７バイトに対する抑止信号１０
０〜１０７で示される不要バイトをゼロ保証した
信号３００〜３６３を出力する。ゲート回路５１
の出力３００〜３６３は演算器１６の第２オペラ
ンド入力側に接続される。５２はゲート回路５１
の第０バイトであり、第６図にその回路図の一例
を示し、８個のANDゲートで構成される。第６
図で、第０バイトを構成する８ビツトの入力デー
タ信号２００〜２０７は抑止信号１００でゲート
され、出力データ信号３００〜３０７に出力され
る。即ち第０バイトが不要バイトでゼロ保証する
必要がある場合、抑止信号１００は論理“１”を
示し、この時、出力データ信号３００〜３０７は
オール“０”となる。 第７図から第１１図は第５図の制御回路５０の
一例を示したものである。 第７図は第１オペランドの右端バイト位置を示
すＢもしくは数値７のデコーダDEC１と、第２
オペランドの有効長L2のデコーダDEC２であ
る。DEC１の入力は、第１回目の演算時はBCが
選択され、第２回目以降は“７”が選択される。
それぞれのデコーダDEC１とDEC２の入力と出
力の関係は第８図イ，ロに示す通りである。 第９図は第２表に示したオペランドの左端より
左側の不要バイトを決定するための論理回路の一
例で、第７図のデコーダ出力１６１〜１６７，１
８０〜１８６よりバイト０〜６の抑止信号１１０
〜１１６を出力する。 第１０図は第１表に示したオペランドの右端よ
り右側の不要バイトを決定するための論理回路の
一例で、第７図のデコーダ出力１６０〜１６６よ
りバイト１〜７の抑止信号１２１〜１２７を出力
する。 第１１図は第９図および第１０図で示される不
要バイト抑止信号１１０〜１１６，１２１〜１２
７をオアすると共に、L2Cフリツプフロツプの出
力に基いて全バイト抑止する抑止信号をオアする
オア回路であり、本回路の出力１００〜１０７が
第５図の制御回路５０の出力、即ち、演算器への
入力データの０〜７バイトの抑止信号となる。な
おANDゲートはL2Cと10進８バイト演算指定信
号とのANDをとるためのものである。 こうして、片方のオペランド長がマイナスにな
つた場合、そのオペランドの全バイトを一斉に抑
止することが可能となる。このことによればもう
一方のオペランドの残り分を、一挙に８バイト演
算器で処理することが可能である。すなわち、片
方のオペランドがなくなつた場合、残りのオペラ
ンドをその残り有効長で示す分のバイトだけ演算
器に入力し、他のバイトを抑止してやれば、相手
オペランドは常に０であるため、前回の最上位キ
ヤリーを当該オペランドに加える動作がなされる
ことで、演算が完全に実行される。 実例をとつて、説明する。第１２図に10進加算
命令のオペランドを示す。第１オペランド側が位
置カウンタ（BC）＝１に始まり有効長カウンタ
（L1）＝11となつている。第２オペランド側は位
置カウンタ（AC）＝１に始まり、有効長カウンタ
（L2）＝６となつている。簡単のため、本例では
ACとBCが一致しているが、不一致の場合は第２
オペランドを整合させて使用する。第１２図から
わかるように、第１オペランドが３つの８バイト
境界にわたつているので３回の８バイト演算を要
する。第１回目から第３回目までの演算に先立
つ、第１オペランド、第２オペランドの有効長カ
ウンタ（L1、L2で示す）の値を第１４図ａに示
す。この値は、８バイト境界毎に処理したバイト
数を減算して求めるもので、第３図で既述のよう
に１回目演算では２バイト処理されるので、
L1、L2の更新内容を示す第１４図ｂのごとくL1
−（BC＋１）＝９が２回目に先立つL1の値とな
る。L2も同バイト処理されるため、L2−（BC＋
１）＝４が第２回目に先立つ値である。２回目に
は８バイト分処理されるので、第１４図ｂに示す
ようにL1−（BC＋１）−８＝１、L2−（BC＋１）
−８＝−４が３回目に先立つ値となる。この値は
マイナスであるため第３図ａのL2の加算器、３
２のキヤリー出力は０となり、したがつてL2Cの
フリツプフロツプが初めて“１”となる。先に説
明したように、第２オペランド側全バイト抑止信
号が付勢され、演算器には第２オペランドはオー
ル０として入力される。第１３図に第１回目から
第３回目の10進加算のための演算内容を示す。第
１回目は最も右端のバイトを含む２バイトの演算
が８バイト単位で実行される。BC＋１から右の
バイトは第１、第２オペランド側とも抑止されて
いる。結果のキヤリは“１”であり、第２回目の
初期キヤリーとして最下位に加えられる。第２回
目は、第１オペランド長は９であり、第１オペラ
ンド側は８バイト全部が演算器に入力され、第２
オペランド側はL2＝４となつており、またBCは
２回目以降の演算で強制的に７とみなされ、右端
から５バイト分が演算器に入力され、バイト０〜
２の上位３バイトは抑止されている。この結果キ
ヤリーは“０”でありやはり次回初期キヤリーと
なる。第３回目の第２オペランド側が本発明の特
徴ある動作となる。すなわちL2＝−４と負にな
つたため、第２オペランド側は全バイト抑止さ
れ、第１オペランド側は残り有効長分のみ入力さ
れ他の上位バイトは抑止される。こうして第３回
目の加算結果が求められる。各回の演算結果は適
切なデータ転送手段を用いて、記憶装置上に格納
される。第１４図ｃは各回演算時の演算器入力抑
止位置を示す。第１回、第２回、第３回とも全く
同じマイクロフアンクシヨンを用いて10進加算が
実行でき、毎回演算器の最大幅８バイトの演算を
やつた訳である。本発明によれば本例の第３回目
の演算を従来のように１バイトづつ処理したり、
別の演算系統（例えばシフタ）を用いて第２オペ
ランド側をゼロにして第２オペ格納レジスタに入
れ演算させるという余分な手間を踏まずに済む。 以上は10進加算命令の例であるが、論理演算の
場合も全く同様の方法により先に尽きてしまつた
方のオペランド側の演算器入力をすべて抑止する
ことができる。また10進減算命令の例では以上の
説明のうち第２オペランド側のゼロ抑止を“１”
セツトと置換すれば全く同様に高速化回路を構成
することができる。 本発明によれば、第１オペランド、第２オペラ
ンドの処理長の短い方が有効オペランドを使用後
もなお同一のマイクロフアンクシヨンにより他方
の未処理オペランドの演算を複数バイト幅で実行
できるので、10進演算、論理演算の高速化に効果
がある。従来例で、一方のオペランドが先に尽き
た場合、バイト処理に移行する例と比較すると、
平均的に残りオペランド長を４（１から８の中
間）とすると、従来４サイクル本発明１サイクル
で済み平均３サイクル高速化されることになる。
バイトおよばL1C、L2Cによるオペランドが尽き
てしまつた場合の全バイトについてゼロを保証し
た第１オペランドおよび第２オペランドを演算器
に入力すれば、正しい演算結果が得られる。な
お、第１表、第２表で記号「−」は不要バイトが
ないことを示す。 第２図の抑子回路１５の構成例を第５図に示
す。抑止回路１４も同じである。第５図で５０は
抑止回路１５の制御部であり、入力BC、L2、
L2Cより、第１表、第２表およびL2Cに従つて不
要バイト抑止信号100〜107を出力する。５１は８
バイト巾のゲート回路であり、シフタ１３から演
算器１６〜の第２オペランド入力２００〜２６３
のうち、第０〜第７バイトに対する抑止信号１０
０〜１０７で示される不要バイトをゼロ保証した
信号３００〜３６３を出力する。ゲート回路５１
の出力３００〜３６３は演算器１６の第２オペラ
ンド入力側に接続される。５２はゲート回路５１
の第０バイトであり、第６図にその回路図の一例
を示し、８個のANDゲートで構成される。第６
図で、第０バイトを構成する８ビツトの入力デー
タ信号２００〜２０７は抑止信号１００でゲート
され、出力データ信号３００〜３０７に出力され
る。即ち第０バイトが不要バイトでゼロ保証する
必要がある場合、抑止信号１００は論理“１”を
示し、この時、出力データ信号３００〜３０７は
オール“０”となる。 第７図から第１１図は第５図の制御回路５０の
一例を示したものである。 第７図は第１オペランドの右端バイト位置を示
すＢもしくは数値７のデコーダDEC１と、第２
オペランドの有効長L2のデコーダDEC２であ
る。DEC１の入力は、第１回目の演算時はBCが
選択され、第２回目以降は“７”が選択される。
それぞれのデコーダDEC１とDEC２の入力と出
力の関係は第８図イ，ロに示す通りである。 第９図は第２表に示したオペランドの左端より
左側の不要バイトを決定するための論理回路の一
例で、第７図のデコーダ出力１６１〜１６７，１
８０〜１８６よりバイト０〜６の抑止信号１１０
〜１１６を出力する。 第１０図は第１表に示したオペランドの右端よ
り右側の不要バイトを決定するための論理回路の
一例で、第７図のデコーダ出力１６０〜１６６よ
りバイト１〜７の抑止信号１２１〜１２７を出力
する。 第１１図は第９図および第１０図で示される不
要バイト抑止信号１１０〜１１６，１２１〜１２
７をオアすると共に、L2Cフリツプフロツプの出
力に基いて全バイト抑止する抑止信号をオアする
オア回路であり、本回路の出力１００〜１０７が
第５図の制御回路５０の出力、即ち、演算器への
入力データの０〜７バイトの抑止信号となる。な
おANDゲートはL2Cと10進８バイト演算指定信
号とのANDをとるためのものである。 こうして、片方のオペランド長がマイナスにな
つた場合、そのオペランドの全バイトを一斉に抑
止することが可能となる。このことによればもう
一方のオペランドの残り分を、一挙に８バイト演
算器で処理することが可能である。すなわち、片
方のオペランドがなくなつた場合、残りのオペラ
ンドをその残り有効長で示す分のバイトだけ演算
器に入力し、他のバイトを抑止してやれば、相手
オペランドは常に０であるため、前回の最上位キ
ヤリーを当該オペランドに加える動作がなされる
ことで、演算が完全に実行される。 実例をとつて、説明する。第１２図に10進加算
命令のオペランドを示す。第１オペランド側が位
置カウンタ（BC）＝１に始まり有効長カウンタ
（L1）＝11となつている。第２オペランド側は位
置カウンタ（AC）＝１に始まり、有効長カウンタ
（L2）＝６となつている。簡単のため、本例では
ACとBCが一致しているが、不一致の場合は第２
オペランドを整合させて使用する。第１２図から
わかるように、第１オペランドが３つの８バイト
境界にわたつているので３回の８バイト演算を要
する。第１回目から第３回目までの演算に先立
つ、第１オペランド、第２オペランドの有効長カ
ウンタ（L1、L2で示す）の値を第１４図ａに示
す。この値は、８バイト境界毎に処理したバイト
数を減算して求めるもので、第３図で既述のよう
に１回目演算では２バイト処理されるので、
L1、L2の更新内容を示す第１４図ｂのごとくL1
−（BC＋１）＝９が２回目に先立つL1の値とな
る。L2も同バイト処理されるため、L2−（BC＋
１）＝４が第２回目に先立つ値である。２回目に
は８バイト分処理されるので、第１４図ｂに示す
ようにL1−（BC＋１）−８＝１、L2−（BC＋１）
−８＝−４が３回目に先立つ値となる。この値は
マイナスであるため第３図ａのL2の加算器、３
２のキヤリー出力は０となり、したがつてL2Cの
フリツプフロツプが初めて“１”となる。先に説
明したように、第２オペランド側全バイト抑止信
号が付勢され、演算器には第２オペランドはオー
ル０として入力される。第１３図に第１回目から
第３回目の10進加算のための演算内容を示す。第
１回目は最も右端のバイトを含む２バイトの演算
が８バイト単位で実行される。BC＋１から右の
バイトは第１、第２オペランド側とも抑止されて
いる。結果のキヤリは“１”であり、第２回目の
初期キヤリーとして最下位に加えられる。第２回
目は、第１オペランド長は９であり、第１オペラ
ンド側は８バイト全部が演算器に入力され、第２
オペランド側はL2＝４となつており、またBCは
２回目以降の演算で強制的に７とみなされ、右端
から５バイト分が演算器に入力され、バイト０〜
２の上位３バイトは抑止されている。この結果キ
ヤリーは“０”でありやはり次回初期キヤリーと
なる。第３回目の第２オペランド側が本発明の特
徴ある動作となる。すなわちL2＝−４と負にな
つたため、第２オペランド側は全バイト抑止さ
れ、第１オペランド側は残り有効長分のみ入力さ
れ他の上位バイトは抑止される。こうして第３回
目の加算結果が求められる。各回の演算結果は適
切なデータ転送手段を用いて、記憶装置上に格納
される。第１４図ｃは各回演算時の演算器入力抑
止位置を示す。第１回、第２回、第３回とも全く
同じマイクロフアンクシヨンを用いて10進加算が
実行でき、毎回演算器の最大幅８バイトの演算を
やつた訳である。本発明によれば本例の第３回目
の演算を従来のように１バイトづつ処理したり、
別の演算系統（例えばシフタ）を用いて第２オペ
ランド側をゼロにして第２オペ格納レジスタに入
れ演算させるという余分な手間を踏まずに済む。 以上は10進加算命令の例であるが、論理演算の
場合も全く同様の方法により先に尽きてしまつた
方のオペランド側の演算器入力をすべて抑止する
ことができる。また10進減算命令の例では以上の
説明のうち第２オペランド側のゼロ抑止を“１”
セツトと置換すれば全く同様に高速化回路を構成
することができる。 本発明によれば、第１オペランド、第２オペラ
ンドの処理長の短い方が有効オペランドを使用後
もなお同一のマイクロフアンクシヨンにより他方
の未処理オペランドの演算を複数バイト幅で実行
できるので、10進演算、論理演算の高速化に効果
がある。従来例で、一方のオペランドが先に尽き
た場合、バイト処理に移行する例と比較すると、
平均的に残りオペランド長を４（１から８の中
間）とすると、従来４サイクル本発明１サイクル
で済み平均３サイクル高速化されることになる。
第１図は可変オペランド長命令の命令形式を示
す図、第２図は本発明の一実施例を示すブロツク
図、第３図はオペランド有効長レジスタの更新回
路を示すブロツク図、第４図は第３図の説明に供
する図、第５図は第２図の抑止回路の詳細を示す
ブロツク図、第６図〜第１１図は第５図のゲート
回路およびその制御回路の詳細を示すブロツク
図、第１２図〜第１４図は本発明を説明するため
の具体例を示す図である。 １１……第１オペランドレジスタ、１２……第
２オペランドレジスタ、１３……シフタ、１４，
１５……抑止回路、１６……演算器、１７……結
果レジスタ。
す図、第２図は本発明の一実施例を示すブロツク
図、第３図はオペランド有効長レジスタの更新回
路を示すブロツク図、第４図は第３図の説明に供
する図、第５図は第２図の抑止回路の詳細を示す
ブロツク図、第６図〜第１１図は第５図のゲート
回路およびその制御回路の詳細を示すブロツク
図、第１２図〜第１４図は本発明を説明するため
の具体例を示す図である。 １１……第１オペランドレジスタ、１２……第
２オペランドレジスタ、１３……シフタ、１４，
１５……抑止回路、１６……演算器、１７……結
果レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 命令によつて示されたオペランドアドレスお
よびオペランド長の第１および第２オペランドの
演算を所定バイト巾の演算手段によつて行なう演
算装置において、 第１および第２オペランドを含む複数バイトの
データをそれぞれのバイト位置を整合して上記所
定データ巾ずつ供給する供給手段と、 各オペランドのアドレスと有効長から上記供給
手段から供給された各データのオペランドバイト
以外のバイトを抑止する第１の手段と、一方の上
記オペランドが尽きたことを示す信号に応答して
該一方の所定バイト巾の全てを抑止するための第
２の手段とを含む抑止手段と、 各サイクル毎に上記抑止手段から供給される所
定バイト巾のデータを同時に演算する演算手段
と、 当初上記各オペランド長が与えられ、各サイク
ルの開始前の各オペランドの有効長を示すレジス
タと、 上記各レジスタの内容から第１サイクルは第１
サイクルで演算が行われたオペランドのバイト数
を、第２サイクル以降は上記所定バイトを減算
し、結果を上記レジスタに上記有効長としてセツ
トする手段と、 上記減算の結果が負になつたことに応じて負に
なつた方の上記一方のオペランドが尽きたことを
示す信号を発生し、上記第２の手段へ与える手段
と、 を有することを特徴とする演算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122984A JPS5824941A (ja) | 1981-08-07 | 1981-08-07 | 演算装置 |
| GB08222279A GB2104260B (en) | 1981-08-07 | 1982-08-02 | Arithmatic logic unit |
| US06/404,648 US4542476A (en) | 1981-08-07 | 1982-08-03 | Arithmetic logic unit |
| DE19823229452 DE3229452A1 (de) | 1981-08-07 | 1982-08-06 | Arithmetiklogikeinheit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122984A JPS5824941A (ja) | 1981-08-07 | 1981-08-07 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5824941A JPS5824941A (ja) | 1983-02-15 |
| JPS6244292B2 true JPS6244292B2 (ja) | 1987-09-19 |
Family
ID=14849413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56122984A Granted JPS5824941A (ja) | 1981-08-07 | 1981-08-07 | 演算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4542476A (ja) |
| JP (1) | JPS5824941A (ja) |
| DE (1) | DE3229452A1 (ja) |
| GB (1) | GB2104260B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4893235A (en) * | 1983-10-03 | 1990-01-09 | Digital Equipment Corporation | Central processing unit for a digital computer |
| US4761755A (en) * | 1984-07-11 | 1988-08-02 | Prime Computer, Inc. | Data processing system and method having an improved arithmetic unit |
| JPS6186838A (ja) * | 1984-10-05 | 1986-05-02 | Hitachi Ltd | ビツト演算処理装置 |
| EP0252511B1 (de) * | 1986-07-11 | 1991-05-29 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Verfahren und Anordnung zur Verknüpfung von Operanden variabler Länge in Datenverarbeitungsanlagen |
| US4914617A (en) * | 1987-06-26 | 1990-04-03 | International Business Machines Corporation | High performance parallel binary byte adder |
| US4888722A (en) * | 1987-07-02 | 1989-12-19 | General Datacomm, Inc. | Parallel arithmetic-logic unit for as an element of digital signal processor |
| US4926355A (en) * | 1987-07-02 | 1990-05-15 | General Datacomm, Inc. | Digital signal processor architecture with an ALU and a serial processing section operating in parallel |
| US5307474A (en) * | 1987-09-30 | 1994-04-26 | Mitsubishi Denki Kabushiki Kaisha | Apparatus and method for processing literal operand computer instructions |
| JP2504847B2 (ja) * | 1989-10-27 | 1996-06-05 | 甲府日本電気株式会社 | １０進デ―タのチェック回路 |
| US5201056A (en) * | 1990-05-02 | 1993-04-06 | Motorola, Inc. | RISC microprocessor architecture with multi-bit tag extended instructions for selectively attaching tag from either instruction or input data to arithmetic operation output |
| US7395298B2 (en) | 1995-08-31 | 2008-07-01 | Intel Corporation | Method and apparatus for performing multiply-add operations on packed data |
| US6385634B1 (en) | 1995-08-31 | 2002-05-07 | Intel Corporation | Method for performing multiply-add operations on packed data |
| US6230257B1 (en) * | 1998-03-31 | 2001-05-08 | Intel Corporation | Method and apparatus for staggering execution of a single packed data instruction using the same circuit |
| US6230253B1 (en) * | 1998-03-31 | 2001-05-08 | Intel Corporation | Executing partial-width packed data instructions |
| US6442676B1 (en) * | 1999-06-30 | 2002-08-27 | Bull Hn Information Systems Inc. | Processor with different width functional units ignoring extra bits of bus wider than instruction width |
| US20030037085A1 (en) * | 2001-08-20 | 2003-02-20 | Sandbote Sam B. | Field processing unit |
| US7430578B2 (en) | 2001-10-29 | 2008-09-30 | Intel Corporation | Method and apparatus for performing multiply-add operations on packed byte data |
| US7320013B2 (en) * | 2002-12-12 | 2008-01-15 | Adaptec, Inc. | Method and apparatus for aligning operands for a processor |
| US7716267B2 (en) * | 2004-08-30 | 2010-05-11 | Casio Computer Co., Ltd. | Decimal computing apparatus, electronic device connectable decimal computing apparatus, arithmetic operation apparatus, arithmetic operation control apparatus, and program-recorded recording medium |
| US20150378726A1 (en) * | 2014-06-27 | 2015-12-31 | Oracle International Corporation | Implementation for a high performance bcd divider |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2253415A5 (ja) * | 1973-12-04 | 1975-06-27 | Cii | |
| US3916388A (en) * | 1974-05-30 | 1975-10-28 | Ibm | Shifting apparatus for automatic data alignment |
| US4021655A (en) * | 1976-03-30 | 1977-05-03 | International Business Machines Corporation | Oversized data detection hardware for data processors which store data at variable length destinations |
| US4276596A (en) * | 1979-01-02 | 1981-06-30 | Honeywell Information Systems Inc. | Short operand alignment and merge operation |
| DE2806452C3 (de) * | 1978-02-15 | 1981-11-12 | Ščetinin, Jurij Ivanovič | Anordnung zur Verarbeitung von Mehrbytefeldern mit Daten veränderlicher Länge |
| US4224682A (en) * | 1979-01-02 | 1980-09-23 | Honeywell Information Systems Inc. | Pointer for defining the data by controlling merge switches |
| DE3040931C1 (de) * | 1980-10-30 | 1982-04-29 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und Anordnung zur Verknuepfung von Operanden variabler Laenge in Datenverarbeitungsanlagen |
| US4384340A (en) * | 1980-12-24 | 1983-05-17 | Honeywell Information Systems Inc. | Data processor having apparatus for controlling the selection of decimal digits of an operand when executing decimal arithmetic instructions |
-
1981
- 1981-08-07 JP JP56122984A patent/JPS5824941A/ja active Granted
-
1982
- 1982-08-02 GB GB08222279A patent/GB2104260B/en not_active Expired
- 1982-08-03 US US06/404,648 patent/US4542476A/en not_active Expired - Lifetime
- 1982-08-06 DE DE19823229452 patent/DE3229452A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3229452C2 (ja) | 1989-11-02 |
| JPS5824941A (ja) | 1983-02-15 |
| GB2104260B (en) | 1985-12-11 |
| DE3229452A1 (de) | 1983-06-01 |
| GB2104260A (en) | 1983-03-02 |
| US4542476A (en) | 1985-09-17 |
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