JPS6051132B2 - オ−バラン補正方式 - Google Patents
オ−バラン補正方式Info
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- JPS6051132B2 JPS6051132B2 JP17728980A JP17728980A JPS6051132B2 JP S6051132 B2 JPS6051132 B2 JP S6051132B2 JP 17728980 A JP17728980 A JP 17728980A JP 17728980 A JP17728980 A JP 17728980A JP S6051132 B2 JPS6051132 B2 JP S6051132B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
- G06F7/4917—Dividing
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- Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
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- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明は、減算と桁移動の繰返しによりル逆数の除算
を実行するマイクロプログラム制御のｗ進除算回路に関
し、特に加算を行なうことなく減算のオーバランの補正
を行なう方式に関する。
を実行するマイクロプログラム制御のｗ進除算回路に関
し、特に加算を行なうことなく減算のオーバランの補正
を行なう方式に関する。
第１図に、従来のマイクロプログラム制御の１０進除
算回路の主要構成を示す。 除数は除数レジスタ（Ａレ
ジスタ）１１０にセットされ、被除数は被除数レジスタ
（Ｂレジスタ）１２０にセットされる。
算回路の主要構成を示す。 除数は除数レジスタ（Ａレ
ジスタ）１１０にセットされ、被除数は被除数レジスタ
（Ｂレジスタ）１２０にセットされる。
Ａ、Ｂレジスタ１１０、１２０の内容はデータ転送線１
１１、１２１を通じて加減算器１３０に入力される。Ｂ
レジスタ１２ の内容は桁移動器１４０にも入力される
。 加減算器１３０の出力データは出力データ・レジス
タ（ＰＡレジスタ）１５０にセットされ、またキャリー
出力はキャリー・レジスタ（ＣＡＲレジスタ）１５５に
セットされる。
１１、１２１を通じて加減算器１３０に入力される。Ｂ
レジスタ１２ の内容は桁移動器１４０にも入力される
。 加減算器１３０の出力データは出力データ・レジス
タ（ＰＡレジスタ）１５０にセットされ、またキャリー
出力はキャリー・レジスタ（ＣＡＲレジスタ）１５５に
セットされる。
ＰＡレジスタ１５０の内容および桁移動器１４０の出力
データ・レジスタ（ＳＨレジスタ）１６０の内容は、そ
れぞれデータ転送線１５１、１６１を通じてＢレジスタ
１２０に転送できるようになつている。 実際には、Ａ
レジスタ１１０は桁移動器１４０への出力バスも有する
し、またＰＡレジスタ１５０やＳＨレジスタ１６０から
の入カパスも有するが、説明に必要でないので図上では
省略してある。 第２図は、第１図のｗ進除算回路によ
りル進除算アルゴリズム中の減算ループを実行するマイ
クロプログラムの一例を示す。
データ・レジスタ（ＳＨレジスタ）１６０の内容は、そ
れぞれデータ転送線１５１、１６１を通じてＢレジスタ
１２０に転送できるようになつている。 実際には、Ａ
レジスタ１１０は桁移動器１４０への出力バスも有する
し、またＰＡレジスタ１５０やＳＨレジスタ１６０から
の入カパスも有するが、説明に必要でないので図上では
省略してある。 第２図は、第１図のｗ進除算回路によ
りル進除算アルゴリズム中の減算ループを実行するマイ
クロプログラムの一例を示す。
またこのマイクロプログラムの減算ループの実行の様子
を、第３図にタイムチャートの形式で示す。 ます、前
処理により被除数（初期値（ｂｏ）をＢレジスタ１２０
にセットし、また除数（Ｘ）をＡレジスタ１１０にセッ
トする。
を、第３図にタイムチャートの形式で示す。 ます、前
処理により被除数（初期値（ｂｏ）をＢレジスタ１２０
にセットし、また除数（Ｘ）をＡレジスタ１１０にセッ
トする。
被除数の桁合せなども必要に応じて行なわれる。また、
ＣＡＲレジスタ１５５も’’１’’にセットされる。こ
の後、第２図のマイクロプログラムの減算ルーブヘ制御
が渡される。最初の演算サイクル１で、マイクロ命令Ｐ
Ａ＝Ｂ−Ａが実行され、被除数（玩）から除数（Ｘ）を
減算した結果ｂ１＝ＢＯ−ＸがＰＡレジスタ１５０に得
られる。
ＣＡＲレジスタ１５５も’’１’’にセットされる。こ
の後、第２図のマイクロプログラムの減算ルーブヘ制御
が渡される。最初の演算サイクル１で、マイクロ命令Ｐ
Ａ＝Ｂ−Ａが実行され、被除数（玩）から除数（Ｘ）を
減算した結果ｂ１＝ＢＯ−ＸがＰＡレジスタ１５０に得
られる。
これと同時に】≧０ならば加減算器１３０よりキャリー
出力に゜゜１゛が出力され、ＣＡＲレジスタ１５５にセ
ットされる。次にマイクロ命令Ｂ＝ＰＡが実行され、Ｐ
Ａレジスタ１５０の内容へがＢレジスタ１２０へ転送さ
れる。なお、上記の動作に先立ち、演算サイクルの初め
に図示しないテスト回路によりＣＡＲレジスタ１５５の
内容をテストし、次に進むべきマイクロプログラム◆ア
ドレスを決定している。たＳ゛し、前記のように前処理
でＣＡＲレジスタ１５５は６４ｒ′にセットされている
ので、この演算サイクルにおけるＣＡＲレジスタ１５５
のテストでは常にＣＡＲ＝１という結果になり、次の演
算サイクルでも当該減算ループを実行することになる。
次の演算サイクル２で２回目の減算が行なわれ、Ｂ２＝
舅−２ＸがＰＡレジスタ１５０に得られ、これがＢレジ
スタ１２０に転送される。この演算サイクルの初めにも
ＣＡＲレジスタ１５５のテストが行なわれる。このテス
ト時のＣＡＲレジスタ１５５の内容は前回の減算結果の
キャリー出力であり、それが゜“１゛ということはＦ≧
０であつたことを意味し、次の演算サイクルでも減算ル
ープを実行する。こうして、ＣＡＲ＝０のテスト条件が
成立するまで減算が繰り返される。第３図の例では、２
回目の減算でＣＡＲ＝０となり、それを３回目の減算を
行なう演算サイクル３の初めに検出し、結局３回目の減
算後に後処理．に進む。
出力に゜゜１゛が出力され、ＣＡＲレジスタ１５５にセ
ットされる。次にマイクロ命令Ｂ＝ＰＡが実行され、Ｐ
Ａレジスタ１５０の内容へがＢレジスタ１２０へ転送さ
れる。なお、上記の動作に先立ち、演算サイクルの初め
に図示しないテスト回路によりＣＡＲレジスタ１５５の
内容をテストし、次に進むべきマイクロプログラム◆ア
ドレスを決定している。たＳ゛し、前記のように前処理
でＣＡＲレジスタ１５５は６４ｒ′にセットされている
ので、この演算サイクルにおけるＣＡＲレジスタ１５５
のテストでは常にＣＡＲ＝１という結果になり、次の演
算サイクルでも当該減算ループを実行することになる。
次の演算サイクル２で２回目の減算が行なわれ、Ｂ２＝
舅−２ＸがＰＡレジスタ１５０に得られ、これがＢレジ
スタ１２０に転送される。この演算サイクルの初めにも
ＣＡＲレジスタ１５５のテストが行なわれる。このテス
ト時のＣＡＲレジスタ１５５の内容は前回の減算結果の
キャリー出力であり、それが゜“１゛ということはＦ≧
０であつたことを意味し、次の演算サイクルでも減算ル
ープを実行する。こうして、ＣＡＲ＝０のテスト条件が
成立するまで減算が繰り返される。第３図の例では、２
回目の減算でＣＡＲ＝０となり、それを３回目の減算を
行なう演算サイクル３の初めに検出し、結局３回目の減
算後に後処理．に進む。
つまり、この例では、演算サイクル２３の２回の減算は
余分であり、正しい結果は八ニＢＯ一Ｘである。しかる
に後処理へ抜け出た時点では、Ｂレジスタ１２０には■
＝ＢＯ一小が入つている。そこで後処理として、＼にＸ
を２回加算！し、減算のオーバランを補正する必要があ
る。その後、Ｂレジスタ１２０の内容を桁移動器１４０
によつて左へ１桁シフトし、ＳＨレジスタ１６０を介し
てＢレジスタ１２０へセットし、またＣＡＲレジスタ１
５５を゜゛１゛にセットして、上４記の減算ループへ制
御を渡す。なお、減算の回数つまり求めようとしている
商の各桁の値は図示しないカウンタに得られているが、
上記のオーバランの補正時にその値も同時に補正される
。上記の減算と桁移動を繰り返すことによつて、商が上
記のカウンタに求められ、また除余がＢレジスタ１２０
に求められる。
余分であり、正しい結果は八ニＢＯ一Ｘである。しかる
に後処理へ抜け出た時点では、Ｂレジスタ１２０には■
＝ＢＯ一小が入つている。そこで後処理として、＼にＸ
を２回加算！し、減算のオーバランを補正する必要があ
る。その後、Ｂレジスタ１２０の内容を桁移動器１４０
によつて左へ１桁シフトし、ＳＨレジスタ１６０を介し
てＢレジスタ１２０へセットし、またＣＡＲレジスタ１
５５を゜゛１゛にセットして、上４記の減算ループへ制
御を渡す。なお、減算の回数つまり求めようとしている
商の各桁の値は図示しないカウンタに得られているが、
上記のオーバランの補正時にその値も同時に補正される
。上記の減算と桁移動を繰り返すことによつて、商が上
記のカウンタに求められ、また除余がＢレジスタ１２０
に求められる。
ところで周知のように、繰返し減算と桁移動、その他の
前後処理を含む一連の操作は被除数と除数の桁数の差に
相当する回数だけ繰り返される。
前後処理を含む一連の操作は被除数と除数の桁数の差に
相当する回数だけ繰り返される。
そしてこの１回当りにつき、オーバラン補正の加算実行
のための演算サイクルを２サイクル余分に費すことにな
る。したがつて、例えば被除数が１８）桁で除数が１漸
の場合、１２（＝（１８−１２）×２）サイクルも余分
な時間を費してしまい、除算速度を大幅に低下される原
因となつている。したがつて本発明は、叙上の如き加算
のための余分の演算サイクルを費すことなく、減算のオ
ー門バランを補正する方式を提供することにある。
のための演算サイクルを２サイクル余分に費すことにな
る。したがつて、例えば被除数が１８）桁で除数が１漸
の場合、１２（＝（１８−１２）×２）サイクルも余分
な時間を費してしまい、除算速度を大幅に低下される原
因となつている。したがつて本発明は、叙上の如き加算
のための余分の演算サイクルを費すことなく、減算のオ
ー門バランを補正する方式を提供することにある。
しかして本発明にあつては、各演算サイクルの演算器の
キャリー出力を次の演算サイクルまで保持する遅れレジ
スタを設ける。そして減算を実行する演算サイクルで、
遅れレジスタの内容が・゜゜１゛であること（前の演算
サイクルの減算結果が正であること）を条件に被除数レ
ジスタの減算前の内容を特定のレジスタへ転送し、キャ
リー出力の値が“４０゛になつたことを検出した演算サ
イクルの次の演算サイクル（後処理のサイクル）で、上
記の特定のレジスタの内容を被除数レジスタへ転送する
。これによつて、加算を実行しなくても、被除数レジス
タの内容は減算のオーバランの前の値に戻されることに
なる。なお、上記の特定のレジスタとしては桁移動器の
出力データ・レジスタなどを用いることができる。
キャリー出力を次の演算サイクルまで保持する遅れレジ
スタを設ける。そして減算を実行する演算サイクルで、
遅れレジスタの内容が・゜゜１゛であること（前の演算
サイクルの減算結果が正であること）を条件に被除数レ
ジスタの減算前の内容を特定のレジスタへ転送し、キャ
リー出力の値が“４０゛になつたことを検出した演算サ
イクルの次の演算サイクル（後処理のサイクル）で、上
記の特定のレジスタの内容を被除数レジスタへ転送する
。これによつて、加算を実行しなくても、被除数レジス
タの内容は減算のオーバランの前の値に戻されることに
なる。なお、上記の特定のレジスタとしては桁移動器の
出力データ・レジスタなどを用いることができる。
またこのレジスタの更新制御や、その内容の被除数レジ
スタへの転送制御は、格別のハードウェアを追加しない
で、マイクロプログラムによつて実行することも可能で
ある。たＳ゛し、これらの制御のためにマイクロプログ
ラムのステップ数があまり増加するのでは、意図する効
果を損なうおそれもある。そこで、後述の実施例では、
これらの制御をサポートするためのハードウェアを設け
、マイクロプログラムのステップ数の増加を可能な限り
抑えている。以下、本発明の一実施例を、図面に沿つて
説明する。
スタへの転送制御は、格別のハードウェアを追加しない
で、マイクロプログラムによつて実行することも可能で
ある。たＳ゛し、これらの制御のためにマイクロプログ
ラムのステップ数があまり増加するのでは、意図する効
果を損なうおそれもある。そこで、後述の実施例では、
これらの制御をサポートするためのハードウェアを設け
、マイクロプログラムのステップ数の増加を可能な限り
抑えている。以下、本発明の一実施例を、図面に沿つて
説明する。
第４図は、本発明を実施するｗ進除算回路の一例を示し
、第１図と同等部分には同一符号を付してある。
、第１図と同等部分には同一符号を付してある。
なお、本発明では減算のオーバランを補正するための加
算は行なわないので、基本的には加減算器１３０は減算
器でもよい。４５６はＣ．ＡＲレジスタ１５５の内容を
次の演算サイクルまで保持するための遅れレジスタ（Ｃ
ＡＲＤレジスタ）である。
算は行なわないので、基本的には加減算器１３０は減算
器でもよい。４５６はＣ．ＡＲレジスタ１５５の内容を
次の演算サイクルまで保持するための遅れレジスタ（Ｃ
ＡＲＤレジスタ）である。
本実施例では、ＣＡＲレジスタ１５５のセットタイミン
グから０．５サイクル後にＣＡＲレジスタ１５５の内容
がＣＡＲＤレジスタ４５６にセットされる。ゲート７５
０，７６０は、ＣＡＲＤレジスタ４５６の値に応じてＳ
Ｈレジスタ１６０の更新を許可したり抑止したりするた
めに設けられている。
グから０．５サイクル後にＣＡＲレジスタ１５５の内容
がＣＡＲＤレジスタ４５６にセットされる。ゲート７５
０，７６０は、ＣＡＲＤレジスタ４５６の値に応じてＳ
Ｈレジスタ１６０の更新を許可したり抑止したりするた
めに設けられている。
ゲート７２０，７２１，７２２は、ＣＡＲＤレジスタ４
５６の値に依存するゲート７５０の出力に応じて、Ｂレ
ジスタ１２０にＰＡレジスタ１５０とＳＨレジスタ１６
０のいずれの内容を転送するかの選択制御を行なうため
に設けられている。７９０はマイクロ命令のデコーダで
あり、後述のマイクロ命令ＤＩＶＩＤＥに対応する出力
線が７９４である。
５６の値に依存するゲート７５０の出力に応じて、Ｂレ
ジスタ１２０にＰＡレジスタ１５０とＳＨレジスタ１６
０のいずれの内容を転送するかの選択制御を行なうため
に設けられている。７９０はマイクロ命令のデコーダで
あり、後述のマイクロ命令ＤＩＶＩＤＥに対応する出力
線が７９４である。
このＤＩＶＩＤＥが指定されている場合に−限り、上記
のゲート７６０，７２０，７２１などによる制御が有効
となるわけである。ＤＩＶＩＤＥ指定がないときは、従
来と同様の制御が行なわれるが、それについては図中か
ら省略してある。第５図は本発明を実施するためのマイ
クロプログラムの減算ループ部分を示している。この例
では、ＤＩＶＩＤＥとＳＨ＝Ｂというマイクロ命令が新
たに追加されている。以下、第６図のタイムチャートを
参照しながら、減算のオーバランの補正の様子を説明す
る。
のゲート７６０，７２０，７２１などによる制御が有効
となるわけである。ＤＩＶＩＤＥ指定がないときは、従
来と同様の制御が行なわれるが、それについては図中か
ら省略してある。第５図は本発明を実施するためのマイ
クロプログラムの減算ループ部分を示している。この例
では、ＤＩＶＩＤＥとＳＨ＝Ｂというマイクロ命令が新
たに追加されている。以下、第６図のタイムチャートを
参照しながら、減算のオーバランの補正の様子を説明す
る。
前処理の演算サイクルで、除数Ｘと被除数（初期値Ｂ。
）がＡレジスタ１１０とＢレジスタ１２０にそれぞれセ
ットされ、またＣ．ＡＲレジスタ１５５とＣＡＲＤレジ
スタ４５６に゜゛１゛がセットされる。その後、減算ル
ープへ制御が渡される。演算サイクル１では、まずＣＡ
Ｒレジスタ１５５の値がテストされる。この時点ではａ
■レジスタ１５５は“゜１゛にセットされているので、
次の演算サイクルでも減算ループを実行するようにマイ
クロプログラムのアドレスが決定される。またＤＩＶＩ
ＤＥ指定により、デコーダ７９０の出力線７９４が付勢
されている。マイクロ命令ＰＡ＝Ｂ−Ａが実行され、Ｐ
Ａレジスタ１５０に麹＝現−Ｘが求められ、またこのｂ
１の正負を示すキャリー出力がＣＡＲレジスタ１５５に
セットされる。
）がＡレジスタ１１０とＢレジスタ１２０にそれぞれセ
ットされ、またＣ．ＡＲレジスタ１５５とＣＡＲＤレジ
スタ４５６に゜゛１゛がセットされる。その後、減算ル
ープへ制御が渡される。演算サイクル１では、まずＣＡ
Ｒレジスタ１５５の値がテストされる。この時点ではａ
■レジスタ１５５は“゜１゛にセットされているので、
次の演算サイクルでも減算ループを実行するようにマイ
クロプログラムのアドレスが決定される。またＤＩＶＩ
ＤＥ指定により、デコーダ７９０の出力線７９４が付勢
されている。マイクロ命令ＰＡ＝Ｂ−Ａが実行され、Ｐ
Ａレジスタ１５０に麹＝現−Ｘが求められ、またこのｂ
１の正負を示すキャリー出力がＣＡＲレジスタ１５５に
セットされる。
このＣＡＲレジスタ１５５にセットされた値は、０．５
サイクル後にＣＡＲＤレジスタ４５６に転送される。次
にマイクロ命令ＳＨ＝Ｂが実行される。ＤＩＶＩＤＥ指
定がなされておりデコーダ出力線７９４が゜゜０゛レベ
ルであり、またＣＡＲＤレジスタ４５６の値が゜“１で
、ゲート７５０の出力線７５１が“゜０゛レベルである
ため、ゲート７６０の出力線７６１が“１゛レベルであ
り、ＳＨレジスタ１６０の内容更新が許可された状態で
ある。
サイクル後にＣＡＲＤレジスタ４５６に転送される。次
にマイクロ命令ＳＨ＝Ｂが実行される。ＤＩＶＩＤＥ指
定がなされておりデコーダ出力線７９４が゜゜０゛レベ
ルであり、またＣＡＲＤレジスタ４５６の値が゜“１で
、ゲート７５０の出力線７５１が“゜０゛レベルである
ため、ゲート７６０の出力線７６１が“１゛レベルであ
り、ＳＨレジスタ１６０の内容更新が許可された状態で
ある。
したがつて、Ｂレジスタ１２０の内容属が桁移動器１４
０を通じてＳＨレジスタ１６０に転送され、ラッチされ
る。次にマイクロ命令Ｂ：ＰＡが実行され、ＰＡレジス
タ１５０の内容Ｋｇがデータ転送線１５１に乗せられる
。
０を通じてＳＨレジスタ１６０に転送され、ラッチされ
る。次にマイクロ命令Ｂ：ＰＡが実行され、ＰＡレジス
タ１５０の内容Ｋｇがデータ転送線１５１に乗せられる
。
ゲート７５０の出力線７５１が“０゛レベルで、デコー
ダ出力線７９４が゜゜０゛レベルであるため、データ転
送線１５１上のデータｂ１がゲート７２０およびゲート
７２２を通じてＢレジスタ１２０の入力に伝達され、次
の演算サイクル２の開始時点でＢレジスタ１２０にラッ
チされる。演算サイクル１のＣＡＲレジスタ１５５のテ
スト結果によつて、演算サイクル２でも減算ループを実
行することが決まつている。この演算サイクル２におい
ても、Ｃ．ＡＲレジスタ１５５の値のテストが行なわれ
る。本例ては、へ≧０としているので、ＣＡＲレジスタ
１５５の値ぱ゛１゛であり、したがつて次の演算サイク
ルでも減算ループを実行すると決定される。２回目の減
算の結果Ｂ２＝玩−△がＰＡレジスタ１５０に求められ
る。
ダ出力線７９４が゜゜０゛レベルであるため、データ転
送線１５１上のデータｂ１がゲート７２０およびゲート
７２２を通じてＢレジスタ１２０の入力に伝達され、次
の演算サイクル２の開始時点でＢレジスタ１２０にラッ
チされる。演算サイクル１のＣＡＲレジスタ１５５のテ
スト結果によつて、演算サイクル２でも減算ループを実
行することが決まつている。この演算サイクル２におい
ても、Ｃ．ＡＲレジスタ１５５の値のテストが行なわれ
る。本例ては、へ≧０としているので、ＣＡＲレジスタ
１５５の値ぱ゛１゛であり、したがつて次の演算サイク
ルでも減算ループを実行すると決定される。２回目の減
算の結果Ｂ２＝玩−△がＰＡレジスタ１５０に求められ
る。
たＳｔ本例では、Ｆ＜Ｏとしているのて、キャリー出力
ぱ゜０゛であり、ＣＡＲレジスタ１５５に゜゜０゛がセ
ットされる。Ｂレジスタ１２０の内容＼がＳＨレジスタ
１６０に転送され、ついでＰＡレジスタ１５０の内容■
がＢレジスタ１２０に転送される（ラッチされるのは、
実際には次の演算サイクルの初めである）。
ぱ゜０゛であり、ＣＡＲレジスタ１５５に゜゜０゛がセ
ットされる。Ｂレジスタ１２０の内容＼がＳＨレジスタ
１６０に転送され、ついでＰＡレジスタ１５０の内容■
がＢレジスタ１２０に転送される（ラッチされるのは、
実際には次の演算サイクルの初めである）。
ノ 次の演算サイクル３でも減算ループが実行される。
ＣＡＲレジスタ１５５の値がテストされるが、この時点
ではその値が″Ｏ″になつているので、次の演算サイク
ルでは減算ループを抜けて後処理のループへ進むように
マイクロプログラムのアドレスが決定される。３回目の
減算の結果Ｂ３＝ＢＯ−へがＰＡレジスタ１５０に求め
られ、次にマイクロ命令ＳＨ＝Ｂが実行される。
ではその値が″Ｏ″になつているので、次の演算サイク
ルでは減算ループを抜けて後処理のループへ進むように
マイクロプログラムのアドレスが決定される。３回目の
減算の結果Ｂ３＝ＢＯ−へがＰＡレジスタ１５０に求め
られ、次にマイクロ命令ＳＨ＝Ｂが実行される。
たＳｔこの時点ではＣＡＲＤレジスタ４５６の値が゜６
０゛になつており、ゲート７５０の出力線７５１が゜゜
Ｆ゛レベルになつているため、ＳＨレジスタ１６０の内
容更新が抑止されている。したがつて、ＳＨレジスタ１
６０には１回目の減算の結果Ｋｇが保存される。マイク
ロ命令Ｂ＝ＰＡが実行される。
０゛になつており、ゲート７５０の出力線７５１が゜゜
Ｆ゛レベルになつているため、ＳＨレジスタ１６０の内
容更新が抑止されている。したがつて、ＳＨレジスタ１
６０には１回目の減算の結果Ｋｇが保存される。マイク
ロ命令Ｂ＝ＰＡが実行される。
しかしＣＡＲＤレジスタ４５６の値が゜“０゛でゲート
７５０の出力線７５１が“１゛レベルであるため、ＰＡ
レジスタ１５０からデータ転送線１５１に乗せられたデ
ータ■はゲート７２０で抑止される。その代りに、ゲー
ト出力線７５２によつて付勢されているゲート７２１が
活性化されるため、データ転送線１６１に乗せられたＳ
Ｈレジスタ１６０の内容ＥがＢレジスタ１２０に転送さ
れる。かくして、次の後処理のための演算サイクルに入
つた時点では、１回目の減算の結果？がＢレジスタ１２
０にラッチされていることになる。したがつて、２サイ
クル（２，３）分の減算のオーバランを、２サイクルの
加算を行なうことなく補正できたことになる。以後の処
理は従来と同様でよいので、説明は割愛する。以上に述
べたように、本発明によれば、加算を行なうことなく減
算のオーバランに対する補正を行なうことができる。
７５０の出力線７５１が“１゛レベルであるため、ＰＡ
レジスタ１５０からデータ転送線１５１に乗せられたデ
ータ■はゲート７２０で抑止される。その代りに、ゲー
ト出力線７５２によつて付勢されているゲート７２１が
活性化されるため、データ転送線１６１に乗せられたＳ
Ｈレジスタ１６０の内容ＥがＢレジスタ１２０に転送さ
れる。かくして、次の後処理のための演算サイクルに入
つた時点では、１回目の減算の結果？がＢレジスタ１２
０にラッチされていることになる。したがつて、２サイ
クル（２，３）分の減算のオーバランを、２サイクルの
加算を行なうことなく補正できたことになる。以後の処
理は従来と同様でよいので、説明は割愛する。以上に述
べたように、本発明によれば、加算を行なうことなく減
算のオーバランに対する補正を行なうことができる。
例えば、被除数が１晰、除数が１噺の場合、従来は減算
のオーバランの補正のための加算を行なうのに１２サイ
クル分を費していたが、本発明によればこの１２サイク
ル分が不要となる。したがつて、本発明によれば、１雉
除算を大幅に高速化できる効果が得られる。
のオーバランの補正のための加算を行なうのに１２サイ
クル分を費していたが、本発明によればこの１２サイク
ル分が不要となる。したがつて、本発明によれば、１雉
除算を大幅に高速化できる効果が得られる。
第１図ないし第３図は従来技術を説明するため・の図で
あり、第１図は１罐除算回路の主要構成を示すブロック
図、第２図はマイクロプログラムの減算ループ部分の説
明図、第３図はｗ進除算の実行の様子を示すタイムチャ
ート、第４図ないし第６図は本発明の一実施例を説明す
るための図であり、第４図はｗ進除算回路の主要構成を
示すブロック図、第５図はマイクロプログラムの減算ル
ープ部分の説明図、第６図はｗ進除算の実行の様子を示
すタイムチャートである。 １１０・・・・・除数レジスタ（Ａレジスタ）、１２０
・・・・・・被除数レジスタ（Ｂレジスタ）、１３０・
・・・・加減算器、１４０・・・・・・桁移動器、１５
０，１６０・・・・・・出力データ●レジスタ（ＰＡ，
ＳＨレジスタ）、１５５・・・・・・キャリー・レジス
タ（ＣＡＲレジスタ）、４５６・・・・・・遅れレジス
タ（ＣＡＲＤレジスタ）、７９０・・・・・・デコーダ
。
あり、第１図は１罐除算回路の主要構成を示すブロック
図、第２図はマイクロプログラムの減算ループ部分の説
明図、第３図はｗ進除算の実行の様子を示すタイムチャ
ート、第４図ないし第６図は本発明の一実施例を説明す
るための図であり、第４図はｗ進除算回路の主要構成を
示すブロック図、第５図はマイクロプログラムの減算ル
ープ部分の説明図、第６図はｗ進除算の実行の様子を示
すタイムチャートである。 １１０・・・・・除数レジスタ（Ａレジスタ）、１２０
・・・・・・被除数レジスタ（Ｂレジスタ）、１３０・
・・・・加減算器、１４０・・・・・・桁移動器、１５
０，１６０・・・・・・出力データ●レジスタ（ＰＡ，
ＳＨレジスタ）、１５５・・・・・・キャリー・レジス
タ（ＣＡＲレジスタ）、４５６・・・・・・遅れレジス
タ（ＣＡＲＤレジスタ）、７９０・・・・・・デコーダ
。
Claims (1)
- １ 演算器と桁移動器を用いて、減算と桁移動の繰返し
により除数レジスタと被除数レジスタの内容について１
０進除算を行なうもので、減算を実行する演算サイクル
で該演算器のキャリー出力をテストし、その値が“０”
であると次の演算サイクルからはマイクロプログラムの
減算ルーブから抜け出すように構成した、マイクロプロ
グラム制御の１０進除算回路において、各演算サイクル
の該キャリー出力を次の演算サイクルまで保持する遅れ
レジスタを備え、減算を実行する演算サイクルで該遅れ
レジスタの内容が“１”であることを条件に該被除数レ
ジスタの減算前の内容を特定のレジスタへ転送し、該キ
ャリー出力の値が“０”になつたことを検出した演算サ
イクルの次の演算サイクルで、該特定のレジスタの内容
を該被除数レジスタへ転送することにより、該被除数レ
ジスタの内容を減算のオーバラン以前の値に補正するこ
とを特徴とする、オーバラン補正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17728980A JPS6051132B2 (ja) | 1980-12-17 | 1980-12-17 | オ−バラン補正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17728980A JPS6051132B2 (ja) | 1980-12-17 | 1980-12-17 | オ−バラン補正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57101940A JPS57101940A (en) | 1982-06-24 |
| JPS6051132B2 true JPS6051132B2 (ja) | 1985-11-12 |
Family
ID=16028412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17728980A Expired JPS6051132B2 (ja) | 1980-12-17 | 1980-12-17 | オ−バラン補正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051132B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101640A (ja) * | 1983-11-07 | 1985-06-05 | Hitachi Ltd | １０進除算装置 |
-
1980
- 1980-12-17 JP JP17728980A patent/JPS6051132B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57101940A (en) | 1982-06-24 |
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