JPS5860354A - 乗算装置 - Google Patents
乗算装置Info
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- JPS5860354A JPS5860354A JP56159838A JP15983881A JPS5860354A JP S5860354 A JPS5860354 A JP S5860354A JP 56159838 A JP56159838 A JP 56159838A JP 15983881 A JP15983881 A JP 15983881A JP S5860354 A JPS5860354 A JP S5860354A
- Authority
- JP
- Japan
- Prior art keywords
- multiplicand
- multiplier
- data
- bits
- adder
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は乗算装置、特に連続した２個の乗数ピット位置
の状態に応答して被乗数の倍数を選定する乗算装置に関
する。
の状態に応答して被乗数の倍数を選定する乗算装置に関
する。
従来のｎピットのパイナリイ演算においては、積がオイ
ランドの長さの２倍になり得るので、２ｎビ、トのアキ
ュムレータを用いて演算が行われる。一般に倍数提供手
段に被乗数の０倍。
ランドの長さの２倍になり得るので、２ｎビ、トのアキ
ュムレータを用いて演算が行われる。一般に倍数提供手
段に被乗数の０倍。
１倍、２倍、３倍が用意され、乗数の連続した２個のピ
ット位置の状態に応答して被乗数の倍数が提供される。
ット位置の状態に応答して被乗数の倍数が提供される。
この選定には、下記に示す表第１表が用いられる。
第１表
まずアキュムレータの上位半分のデータと被乗数の倍数
データが加算器に送られる。加算器の出力は、累積され
た部分積との和であシ、これがアキュムレータの上位半
分に記憶される。被乗数の倍数との加算を行った後に７
キームレータの内容を右へ２ビツトシフトすることにょ
シ各部分積は、正しい位置に累積される。以上の処理を
１サイクルで行なうとすると乗数は、最下位ビットよシ
２ピ、トずつ調べられるのでｎ／ ２サイクルで演算が
終了する。
データが加算器に送られる。加算器の出力は、累積され
た部分積との和であシ、これがアキュムレータの上位半
分に記憶される。被乗数の倍数との加算を行った後に７
キームレータの内容を右へ２ビツトシフトすることにょ
シ各部分積は、正しい位置に累積される。以上の処理を
１サイクルで行なうとすると乗数は、最下位ビットよシ
２ピ、トずつ調べられるのでｎ／ ２サイクルで演算が
終了する。
ここで、倍数提供手段として、被乗数の２倍。
３倍を提供しなけれはならない。従って負の数を２の補
数で表示した場合長さｎ＋２（サインビット含）ビット
の倍数提供手段と加算器が必要となる。又、負の数を取
少扱ゎないように制限した場合でもな訃被乗数の３倍の
処理のためにｎ＋１゛ビツト以上の加算器が必要となる
。
数で表示した場合長さｎ＋２（サインビット含）ビット
の倍数提供手段と加算器が必要となる。又、負の数を取
少扱ゎないように制限した場合でもな訃被乗数の３倍の
処理のためにｎ＋１゛ビツト以上の加算器が必要となる
。
本発明は上記のような事情に鑑みてなされたもので１倍
数提供手段および加算器の長さがｎビットであっても上
述した乗算の方式を実現可能とした乗算装置を提供する
ことを目的とする。
数提供手段および加算器の長さがｎビットであっても上
述した乗算の方式を実現可能とした乗算装置を提供する
ことを目的とする。
本発明の実施例の詳細を説明するに先たち。
本発明の詳細な説明を行う。
本発明に訃いては、乗算回路によって演算される被乗数
、乗数は負でない数値とする。従って演算を行う前に必
要に応じて被乗数、乗数を正とする前処理を行い、被乗
数・乗数の符号に応じて積の符号を決める後処理を必要
とする。
、乗数は負でない数値とする。従って演算を行う前に必
要に応じて被乗数、乗数を正とする前処理を行い、被乗
数・乗数の符号に応じて積の符号を決める後処理を必要
とする。
数値−２ｎ−１については、別の処理を行うものとする
。
。
前処理の結果被乗数の最上位１ピ、トは必ず“０′ｍと
なる。取ル扱うデータの最上位１ピ。
なる。取ル扱うデータの最上位１ピ。
トは符号とせずにデータとみなすと長さｎビ。
トの倍数提供手段において被乗数の０倍会１倍・２倍は
、提供することが可能である。
、提供することが可能である。
アキュムレータ上位半分と被乗数の１倍又扛２倍の加算
を行った場合には、ｎビットの長さの加算器においては
１桁上げが生じることがある。これは、加算の後で部分
積を正しい位置に累積するために加算の結果とアキ、ム
レ−１夕の下位半分を合わせた２ｎビツトの長さのデー
タを右へ２６ピ、トシフ゛卜する時に桁上げのデータを
取シ込むことによ多処理できる。すなわち。
を行った場合には、ｎビットの長さの加算器においては
１桁上げが生じることがある。これは、加算の後で部分
積を正しい位置に累積するために加算の結果とアキ、ム
レ−１夕の下位半分を合わせた２ｎビツトの長さのデー
タを右へ２６ピ、トシフ゛卜する時に桁上げのデータを
取シ込むことによ多処理できる。すなわち。
シフト結果をアキュムレータに設定するとアキ轟ムレー
タの最上位２ピツトは、′０”と加算器の桁上げデータ
である。
タの最上位２ピツトは、′０”と加算器の桁上げデータ
である。
このようにして、被乗数００倍・１倍・２倍を使って部
分積を求め、これを正しい位置に累積することができる
。次に被乗数の３倍を使う場合について述べる。被乗数
の３倍をアキュムレータの上位半分へ加算し部分積を求
める代わ少にアキ、ムレータに普乗数の１倍・２倍を順
次加算することでこれを実現させる。前述の通シアキ為
ムレータに各部分積が正しい位置に累積されている場合
アキ、ムレータの最上位１ビツトは必ず＠０”である。
分積を求め、これを正しい位置に累積することができる
。次に被乗数の３倍を使う場合について述べる。被乗数
の３倍をアキュムレータの上位半分へ加算し部分積を求
める代わ少にアキ、ムレータに普乗数の１倍・２倍を順
次加算することでこれを実現させる。前述の通シアキ為
ムレータに各部分積が正しい位置に累積されている場合
アキ、ムレータの最上位１ビツトは必ず＠０”である。
また被乗数の１倍すなわち被乗数の最上位１ピツトも必
ず′０＃であること−は前に述べた。従ってアキ、ムレ
ータの上位半分と被乗数の１倍を長さｎビットの加算器
で加算しても桁上げは生じない。従ってアキュムレータ
上位半分と倍数提供手段よシ被乗数の１倍を選定してこ
れを加算器へ送る。加算器の出力すなわちアキュムレー
タの上位半分と被乗数の１倍の和は、そのままアキュム
レータの上位半分に設定される。続いてアキュムレータ
の上位半分と倍数提供手段よル被乗数の２倍を選定して
これを加算器へ送シ、部分積を求め、前述の通シ部分積
を正しい位置に累積するために加算器の桁上げを取多込
みながら右へ２ピツトシフトし、アキュムレータに設定
する。これによル、被乗数の３倍を使って部分積を求め
る場合でもｎビ、トの長さの加算器ｊ便−ってできる。
ず′０＃であること−は前に述べた。従ってアキ、ムレ
ータの上位半分と被乗数の１倍を長さｎビットの加算器
で加算しても桁上げは生じない。従ってアキュムレータ
上位半分と倍数提供手段よシ被乗数の１倍を選定してこ
れを加算器へ送る。加算器の出力すなわちアキュムレー
タの上位半分と被乗数の１倍の和は、そのままアキュム
レータの上位半分に設定される。続いてアキュムレータ
の上位半分と倍数提供手段よル被乗数の２倍を選定して
これを加算器へ送シ、部分積を求め、前述の通シ部分積
を正しい位置に累積するために加算器の桁上げを取多込
みながら右へ２ピツトシフトし、アキュムレータに設定
する。これによル、被乗数の３倍を使って部分積を求め
る場合でもｎビ、トの長さの加算器ｊ便−ってできる。
このようにして乗算を行う゛と乗数の連転した２ピツト
が″１１”の場合すなわち被乗数の３倍を用いて部分積
を求める場合、２回加算をしなけれはならない。そこで
この場合にのみその処理に２サイクルを必要とする。こ
れよシ乗算にはｎ／２からｎサイクル必要とされる。し
かしながら実際には、乗数データとして１１”が連続す
ることは少ないのでｎサイクルよシ、もｎ／２す４クル
に近い方の時間で乗算が終了する場合が多い。
が″１１”の場合すなわち被乗数の３倍を用いて部分積
を求める場合、２回加算をしなけれはならない。そこで
この場合にのみその処理に２サイクルを必要とする。こ
れよシ乗算にはｎ／２からｎサイクル必要とされる。し
かしながら実際には、乗数データとして１１”が連続す
ることは少ないのでｎサイクルよシ、もｎ／２す４クル
に近い方の時間で乗算が終了する場合が多い。
以下、図面を参照して本発明の一実施例を説明する。第
１図はこの発明の一実施例の概略回路構成図である。図
中、１はｎビットの容量を有するレジスタで、乗数か設
定されるようになっている。２はシフタで、レジスタ１
の内容を２ビツト右ヘシフトする機能を持っている。３
はメモリで、被乗数００倍、１倍、２倍のデータが設定
されている。４は７リツプフロツ！であり、５１１−ｊ
：デコーダで、この周辺部の詳細は後述するが、レジス
タ１に設定された乗数の下位２ビツト状態で解釈し、メ
モリ４に設定されている被乗数の倍数データを選択する
ようになっている。６訃よび７はアキュムレータであっ
てそれぞれｎピット毎上位と下位に割ｂａてられている
。８は加算器で、メモリ３から選択されて読み出された
ｎビットの出力と、上位アキ−ムレ−タレジスタロの内
容を加算して、部分積を求める機能を持っている。９は
シックで、加算器８の桁上げ出力Ｃｎ＋１ ｆシフトイ
ンデータとして得、加算器８の出力と下位アキュムレー
タレジスタ７の出力とを合わせたデータを右へ２ピツト
シフトする機能を持っている。
１図はこの発明の一実施例の概略回路構成図である。図
中、１はｎビットの容量を有するレジスタで、乗数か設
定されるようになっている。２はシフタで、レジスタ１
の内容を２ビツト右ヘシフトする機能を持っている。３
はメモリで、被乗数００倍、１倍、２倍のデータが設定
されている。４は７リツプフロツ！であり、５１１−ｊ
：デコーダで、この周辺部の詳細は後述するが、レジス
タ１に設定された乗数の下位２ビツト状態で解釈し、メ
モリ４に設定されている被乗数の倍数データを選択する
ようになっている。６訃よび７はアキュムレータであっ
てそれぞれｎピット毎上位と下位に割ｂａてられている
。８は加算器で、メモリ３から選択されて読み出された
ｎビットの出力と、上位アキ−ムレ−タレジスタロの内
容を加算して、部分積を求める機能を持っている。９は
シックで、加算器８の桁上げ出力Ｃｎ＋１ ｆシフトイ
ンデータとして得、加算器８の出力と下位アキュムレー
タレジスタ７の出力とを合わせたデータを右へ２ピツト
シフトする機能を持っている。
次に、上記実施例の動作を説明する。まず、レジスタ１
には、乗数が設定される。乗数は、各サイクル毎にシフ
タ２によシ２ビット右ヘシフトされたものがレジスタ１
に設定される。−万、メモリ３には、被乗数の０倍、１
倍、２倍のデータか設定されている。レジスタ１の乗数
の下位２ビツトの状態を７リツプ７０ツｆ７？デコーダ
８により解釈してメモリ３よシ被乗数の倍数を選定する
。
には、乗数が設定される。乗数は、各サイクル毎にシフ
タ２によシ２ビット右ヘシフトされたものがレジスタ１
に設定される。−万、メモリ３には、被乗数の０倍、１
倍、２倍のデータか設定されている。レジスタ１の乗数
の下位２ビツトの状態を７リツプ７０ツｆ７？デコーダ
８により解釈してメモリ３よシ被乗数の倍数を選定する
。
メモリ３よシ出力された被乗数の倍数と、上位アキュム
レ−タレジスタロの内容が加算器８に入力され部分積が
求められる。加算器９の桁上げ出力Ｃｎ＋１ ｆシフト
インデータとして、加−算器９の出力と下位アキュムレ
ータレジスタ３の内容を合わせたデータが、シフタ９に
より２ピツト右ヘシフトされ、その内容がアキ１．ムレ
−タレジスタロおよび７に設定される。こうして部分積
“が正しい位置に累積される。
レ−タレジスタロの内容が加算器８に入力され部分積が
求められる。加算器９の桁上げ出力Ｃｎ＋１ ｆシフト
インデータとして、加−算器９の出力と下位アキュムレ
ータレジスタ３の内容を合わせたデータが、シフタ９に
より２ピツト右ヘシフトされ、その内容がアキ１．ムレ
−タレジスタロおよび７に設定される。こうして部分積
“が正しい位置に累積される。
レジスタ１の下位２ビ、ト“・１１＃の場合は、まずメ
モリ３よシ被乗数の１倍が選定され演算を行う。この時
シフタ９はデータをシフトしない。すなわち加算器９の
出力と下位アキュムレータレジスタ３の出力は、そのま
まアキュムレータレジスタ６および７へ設定される。ま
た、レジスタ１の内容はシフトされることなくそのまま
保持される。絖いて、次のサイクルでメモリ３よシ被乗
数の２倍が選定されて演算が行われる。この時は、シフ
タ９は右へ２ビツトのシフトを行い、レジスタ１の内容
も−シフタ２により２ビ、ト右ヘシフトされる。
モリ３よシ被乗数の１倍が選定され演算を行う。この時
シフタ９はデータをシフトしない。すなわち加算器９の
出力と下位アキュムレータレジスタ３の出力は、そのま
まアキュムレータレジスタ６および７へ設定される。ま
た、レジスタ１の内容はシフトされることなくそのまま
保持される。絖いて、次のサイクルでメモリ３よシ被乗
数の２倍が選定されて演算が行われる。この時は、シフ
タ９は右へ２ビツトのシフトを行い、レジスタ１の内容
も−シフタ２により２ビ、ト右ヘシフトされる。
このようにして、レジスタ１の内容がｎ／２回シフトさ
れる。すなわち乗数のデータをすべて調べ終わると乗算
が終了し、アキュムレータレジスタ６および７に積が生
成される。なおこの場合最後のサイクルにおいて加算器
９の出力とメそす３の出力を合わせたデータをシフタ９
は、シフトしないでそのままアキュムレータレジスタ６
および１に設定する必要がある。
れる。すなわち乗数のデータをすべて調べ終わると乗算
が終了し、アキュムレータレジスタ６および７に積が生
成される。なおこの場合最後のサイクルにおいて加算器
９の出力とメそす３の出力を合わせたデータをシフタ９
は、シフトしないでそのままアキュムレータレジスタ６
および１に設定する必要がある。
ＷＪ２図絋、鉱１図に示した７リツグフロツプ４および
デコーダ６の周辺部の詳細な回路図である。第２図にお
いて、信号１０．１１は、第１図に示したシフタ２から
の出力で、レジスタ１の下位２ビ、トおよびアンド回路
２１の一方〇′入力端子に供給されている。このアンド
回路２１の出力信号はＤタイプフリップフロッグ７のデ
ータ入力端子りに入力されている。フリッグフロ、プの
反転出力端子互の出力信号１２はアンド回路２１の残シ
の入力端子へ供給されている。仁の７リツグフ四ツブ７
の反転員力端子互の出力信号１２Ｆｉ、レジスタｌの内
容を保持させると共に、シフト９のシフト動作を制御さ
せる信号としても使用される。レジスタ１の下位２ピツ
トの信号１３，１４および７す、グアＩ：Ｉッｆ７の反
転出力端子ｉの出力信号１２は、デコーダ８に供給され
ている。このデコーダ８は、図示されるように、ナンド
回路２２．アン、ド回路２３セよびインバータ２４から
構成されている。すなわち、ナンード回路２２には、信
号１２およびレジスタ１の最下位から２ぜット目の信号
１３が入力され、アンド回路２３には、ナンド回路２２
の出力信号とレジスタ１の最下位ビットの信号１４が入
力されている。そして、ナンド回路２２の出力はインバ
ータ２４を介して信号１５として出力され、アンド回Ｎ
２３の出力は信号１６として出力されている。この信号
１５．１６はメモリ３へ被乗数の倍数を選定するアドレ
ス信号として入力されている。
デコーダ６の周辺部の詳細な回路図である。第２図にお
いて、信号１０．１１は、第１図に示したシフタ２から
の出力で、レジスタ１の下位２ビ、トおよびアンド回路
２１の一方〇′入力端子に供給されている。このアンド
回路２１の出力信号はＤタイプフリップフロッグ７のデ
ータ入力端子りに入力されている。フリッグフロ、プの
反転出力端子互の出力信号１２はアンド回路２１の残シ
の入力端子へ供給されている。仁の７リツグフ四ツブ７
の反転員力端子互の出力信号１２Ｆｉ、レジスタｌの内
容を保持させると共に、シフト９のシフト動作を制御さ
せる信号としても使用される。レジスタ１の下位２ピツ
トの信号１３，１４および７す、グアＩ：Ｉッｆ７の反
転出力端子ｉの出力信号１２は、デコーダ８に供給され
ている。このデコーダ８は、図示されるように、ナンド
回路２２．アン、ド回路２３セよびインバータ２４から
構成されている。すなわち、ナンード回路２２には、信
号１２およびレジスタ１の最下位から２ぜット目の信号
１３が入力され、アンド回路２３には、ナンド回路２２
の出力信号とレジスタ１の最下位ビットの信号１４が入
力されている。そして、ナンド回路２２の出力はインバ
ータ２４を介して信号１５として出力され、アンド回Ｎ
２３の出力は信号１６として出力されている。この信号
１５．１６はメモリ３へ被乗数の倍数を選定するアドレ
ス信号として入力されている。
第２図に示すように構成された回路では、信号１０，１
１．１３，１４のレベルに応じて、信号ｉ ５ ｅ Ｚ
６ ＊ Ｊ ２のレベルの変化は、次の第２表に示す
真理値表の如くになる。
１．１３，１４のレベルに応じて、信号ｉ ５ ｅ Ｚ
６ ＊ Ｊ ２のレベルの変化は、次の第２表に示す
真理値表の如くになる。
すなわち■■■の場合信号１３．２４の内容″″０，０
”Ｏｔ １”１１．Ｏ”がそのまま信号ＩＢ、１ｇとし
て出力される。したがって、第１図に示し九メモリ３の
メモリアドレス″′０゜０＃″′０，１”１，０′の位
置にそれぞれ被乗数００倍１倍２倍を設定しておくよう
にしておけばよい。次に■の場合信号１３，１４は＠１
．ｌ”であるか、信号１５．１６は、ＩｔＱ。
”Ｏｔ １”１１．Ｏ”がそのまま信号ＩＢ、１ｇとし
て出力される。したがって、第１図に示し九メモリ３の
メモリアドレス″′０゜０＃″′０，１”１，０′の位
置にそれぞれ被乗数００倍１倍２倍を設定しておくよう
にしておけばよい。次に■の場合信号１３，１４は＠１
．ｌ”であるか、信号１５．１６は、ＩｔＱ。
ｌ”となる。し九がりて、メモＶＪよ多波乗数の１倍が
選定されることになる。またこの時のみ信号１２は″Ｏ
”となる。すなわち、信号１２が０＃の状態の時、レジ
スタ１の内容は、保持されまたシフタ９は、人力したデ
ータをシフトせずにそのまま出力しアキュムレータ６ｔ
７へ設定するように制御される。そのため、信号、１０
．１１の状態は、−１ｔｌ”のま、まで、°− ある。この次のサイクル、■′の場合には信号１５．１
６は、″１°、０”という状態にな夛メモリ３からは、
被乗数の２倍が選定される。また信号１２は、′１”で
あるからレジスタ１社、２ピ、ト右ヘシフトされ、シフ
タ９も２ピツト右ヘシフトするように制御される。
選定されることになる。またこの時のみ信号１２は″Ｏ
”となる。すなわち、信号１２が０＃の状態の時、レジ
スタ１の内容は、保持されまたシフタ９は、人力したデ
ータをシフトせずにそのまま出力しアキュムレータ６ｔ
７へ設定するように制御される。そのため、信号、１０
．１１の状態は、−１ｔｌ”のま、まで、°− ある。この次のサイクル、■′の場合には信号１５．１
６は、″１°、０”という状態にな夛メモリ３からは、
被乗数の２倍が選定される。また信号１２は、′１”で
あるからレジスタ１社、２ピ、ト右ヘシフトされ、シフ
タ９も２ピツト右ヘシフトするように制御される。
以上の説明から明らかなように、本発明によれは、被乗
数の３倍の処理のためにｎ＋１ビットの加算器を必要と
せず、倍数提供手段および加算器がｎビットの容量で済
み、従来方式と同様に乗算を行なうことかできる。
数の３倍の処理のためにｎ＋１ビットの加算器を必要と
せず、倍数提供手段および加算器がｎビットの容量で済
み、従来方式と同様に乗算を行なうことかできる。
第１図は本発明の一夾施例の概略回路構成図、第２図は
同実施例の一部の詳細な回路図である。 １・・・レジスタ、２・・・シ７り、３川メモリ、４・
・・フリ、グア０．プ、５・・・デコーダ、６．７・・
・アキュムレータレジスタ、８・・・加算器、９・・・
シフタ。
同実施例の一部の詳細な回路図である。 １・・・レジスタ、２・・・シ７り、３川メモリ、４・
・・フリ、グア０．プ、５・・・デコーダ、６．７・・
・アキュムレータレジスタ、８・・・加算器、９・・・
シフタ。
Claims (1)
- 【特許請求の範囲】 ｉ一連続した２個の乗数ピット位置のデータに応じ被乗
数の倍数を選定し、この被乗数の倍数とアキュムレータ
の上位半分に設定された。値とを一加算砦により加算し
、部分積を求結る乗算装置におい・て、被乗数°の０．
１゜２倍の倍数データが格納される倍数提供手段と、上
記乗数ビ。 ト位置データに応じて制御されるフリッグ７０ッグと、
このフリッゾ７０ツブの状態ならびに上記乗数ピット位
置データに基づき、上記倍数提供手段よシ所望とするデ
ータを選択出力する選択手段と、上記加算器の桁上げ出
力をシフトインデータとして取込むと共に上記加算器出
力と上記アキ、ムレータの下位半分に設定され良値との
結合データを２ビツト右シフトする部分積シフトのその
シフト手段とを有し、上記乗数ピット位置のデータが３
倍を示すとき、上記７リツ！フロッグの状態に従い、そ
れぞれ被乗数の１倍と２倍を順次加算することにより、
被乗数の３倍の演算を実行することを特徴とする乗算装
置。」
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159838A JPS5860354A (ja) | 1981-10-07 | 1981-10-07 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159838A JPS5860354A (ja) | 1981-10-07 | 1981-10-07 | 乗算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5860354A true JPS5860354A (ja) | 1983-04-09 |
Family
ID=15702338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56159838A Pending JPS5860354A (ja) | 1981-10-07 | 1981-10-07 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239234A (ja) * | 1988-07-28 | 1990-02-08 | Fujitsu Ltd | マイクロコンピュータ |
-
1981
- 1981-10-07 JP JP56159838A patent/JPS5860354A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239234A (ja) * | 1988-07-28 | 1990-02-08 | Fujitsu Ltd | マイクロコンピュータ |
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